1、多功能计时器课程设计信息工程学院课程设计报告书题目: 多功能计时器 专 业： 电子信息科学学技术 班 级： 学 号： 学生姓名： 指导教师： 2012 年 12 月 24 日 信息工程学院课程设计任务书学 号学生姓名专业（班级）电子信息科学与技术设计题目 多功能计时器设计技术参数 1s准确计时，置数范围00至99可调，显示范围00至99设计要求六个主要部分组成，即控制电路、秒脉冲发生器、计数器、译码显示器、置数电路以及声光报警电路，包含置数、1s倒计时、开启、暂停、连续、清零以及到点声光报警 ，计时范围为00至99，可智能控制。能任意定时，开启和暂停及清零，1秒的准确延时，及到点声光报警。可用
2、于各种竞赛计时，交通灯系统，及报警装置。计时范围为00至99，可智能控制。工作量 花了两个星期的时间， 工作字数：5000（字）， 字符数5517（不计空格），共19页工作计划计划在两个星期内完成，完成六个主要部分组成，即控制电路、秒脉冲发生器、计数器、译码显示器、置数电路以及声光报警电路，包含置数(00至99)、1s倒计时、开启、暂停、连续、清零以及到点声光报警等主要功能。然后再增添部分功能，是设计的多功能计时器有使=实用价值。参考资料1康华光，陈大钦. 电子技术基础模拟部分（第五版）M. 北京：高等教育出版社，20052谢自美. 电子线路设计（第三版）.武汉：华中科技大学出版社，2006.
3、83 康华光.电子技术基础模拟部分（第五版）M.北京：高等教育出版社，2006指导教师签字教研室主任签字 年 月 日 学生姓名： 学号： 专业（班级）： 电子信息科学与技术 课程设计题目： 多功能计时器 指导教师评语： 成绩： 指导教师： 年 月 日信息工程学院课程设计成绩评定表摘 要此多功能计时器是基于741s48、74ls192、555定时器、CD40161设计的，由六个主要部分组成，即控制电路、秒脉冲发生器、计数器、译码显示器、置数电路以及声光报警电路，包含置数(00至99)、1s倒计时、开启、暂停、连续、清零以及到点声光报警等主要功能，也能完成一个完整的系统过程，可用于各种竞赛计时，交
4、通灯系统，及报警装置。计时范围为00至99，可智能控制。关键词：多功能计时器、1s倒计时、连续、 声光报警1 任务提出与方案论证1.1 任务提出设计一种多功能计时器，要求实现以下功能：置数、1s倒计时、开启、暂停、连续、清零以及到点声光报警 ，计时范围为00至99，可智能控制。能任意定时，开启和暂停及清零，1秒的准确延时，及到点声光报警。 1.2 方案论证秒脉冲发生器：可以选用晶振产生，或者用555定时器或者555与CD40161同时产生，为了 实现反馈，让计时器计数到零时停止，我选用CD40161 ，即实现了1s计数有可以形成反馈。译码电路：我选用4线七段译码器/驱动器74LS48来实现。计
5、时电路：我选用十进制可逆计数器74LS48 ，可以用来置数，同时也可以来产生减计数。控制电路：用按键和反馈来实现。报警电路:用speaker和led来实现。置数电路：用单刀双掷开关选通74ls48的置数端，通过置0或置1来控制。2 总体设计2.1 总体框图2.2 总体电路3 详细设计3.1秒脉冲发生器秒脉冲发生器：可以选用晶振产生，或者用555定时器或者555与CD40161同时产生，为了实现反馈，让计时器计数到零时停止，我选用CD40161 ，即实现了1s计数有可以形成反馈。555定时器的内部电路框图及逻辑符号和管脚排列分别如图1和图2所示。 555芯片引脚图及引脚描述 555的8脚是集成电
6、路工作电压输入端，电压为518V，以UCC表示；从分压器上看出，上比较器6脚A1的脚接在R1和R2之间，所以5脚的电压固定在2UCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在UCC/3上。 NE555管脚功能介绍管脚功能介绍管脚功能介绍管脚功能介绍： 1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。 当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平； 2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，
7、只对高电平起作用，低电平对它不起作用，即输入 电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。 4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。5脚是控制端。 7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高555的工作原理它含有两个电压比较器，一个基本RS触发器，一个放电开关T，比较器的参考电压由三只5K的电阻器构成分压，它们分别使高电平比较器C1同相比较端和低电平比较器C2的反相
8、输入端的参考电平为和。C1和C2的输出端控制RS触发器状态和放电管开关状态。当输入信号输入并超过时，触发器复位，555的输出端3脚输出低电平，同时放电，开关管导通；当输入信号自2脚输入并低于时，触发器置位，555的3脚输出高电平，同时放电，开关管截止。 是复位端，当其为0时，555输出低电平。平时该端开路或接。 Vco是控制电压端（5脚），平时输出作为比较器A1的参考电平，当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。 T为放电管，当T导通时，将给接于脚7的电容
9、器提供低阻放电电路.40161介绍：Vi1（TH）：高电平触发端，简称高触发端，又称阈值端，标志为TH。Vi2（）：低电平触发端，简称低触发端，标志为。VCO：控制电压端。VO：输出端。Dis：放电端。：复位端40161 是4 位可编程计数器，复位采用异步方式，当CLEAR 为低电平时，使四个输出端均置为低电平，而与CLOCK、/LOAD 或PE、TE 输入的状态无关，/LOAD 为低电平时，计数器无效，使输出端在下一时钟脉冲与设置的数据一致，并与PE、TE 输入端的状态无关。N 位同步级联计数器可由超前进位电路实现，不需要外加控制，此功能由两个计数控制输入端和进位输出端完成。PE、TE 输入
10、端均为高电平时，计数有效，当计数超过“15”时，进位输出端CARRY OUT(CO)即产生一正向输出脉冲，其脉冲宽度约等于Q1 输出正向宽度，此正向溢出进位脉冲可使下一级联电路有效，时钟无论为高电平或低电平，均可实现PE 或TE 输出的逻辑转换。引出端符号：/CLEAR 清除端CLOCK 时钟输入端CARRY OUT 进位输出端PE 计数控制端TE 计数控制端P1P4 并行数据输入端Q1Q4 计数器输出端/LOAD 并行置入数据控制端VDD 正电源Vss 地我设计的一秒脉冲电路如图所示：3.2译码计时电路 译码电路：我选用4线七段译码器/驱动器74LS48来实现 7段显示译码器74LS48是输
11、出高电平有效的译码74LS192芯片名称：可预置同步可逆BCD码计数器计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。74LS192 为可预置的十进制同步加/减计数器（双时钟），其清除端是异步的。当清除端（MR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能；预置是异步的，当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端（Q0Q3）即可预置成与数据输入端（P0P3）相一致的状态；计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。在CPD、CPU上升沿作用下Q0Q
12、3 同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。 当计数上溢出时，进位输出端（TCU）输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端（TCD）输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。 当把TCD和TCU分别连接后一级的CPD、CPU，即可进行级联。 计数电路选用两片中规模集成电路74LS192进行设计，74LS192是十进制计数器，具有“异步清零”和“异步置数”功能，且有进位和借位输出端。两片74LS192构成预置数的三十进制递减计数器，计数器十位接成三进制，计
13、数器个位接成十进制，置数端A、B、C、D通过开关接高低电平，若接高电平可进行其他置数；此计数器预置数为（0011 0000）=（30）10，只有当低位端发出错位脉冲，高位计数器才做减计数。1片74LS192构成1秒减计数电路（即个位）。74LS192的引脚图和功能表如图所示。它的计数原理是：时，个位 使加计数脉冲信号引脚CPu=1，计数脉冲加入个位74LS192引脚CPD脚，当减计数到零74LS192的端发出错位脉冲，使十位计数器减计数，当高、低位计数器处于全零时，CPD（DWN）端的输入时钟脉冲作用下，计数器再次进入下次循环减计数。 74LS192是同步十进制可逆计数器，它具有双时钟输入，并
14、具有清除和置数 等功能，其引脚排列及逻辑符号如下所示： 74ls48 为有内部上拉电阻的BCD七段译码器/驱动器，共有54/7448、54/74LS48 两种线路结构型式，其主要电特性的典型值如下： 型号 IOL VO(OFF) PD（典型） 54/7448 6.4mA 5.5V 265mW 54LS48 2mA 5.5V 125mW 74LS48 6mA 5.5V 125mW 输出端（YaYg）为高电平有效，可驱动灯缓冲器或共阴极VLED。当要求输出 015 时，消隐输入（B I ）应为高电平或开路，对于输出为0 时还要求脉冲消隐输入（R B I ）为高电平或者开路。当B I 为低电平时，不
15、管其它输入端状态如何，YaYg均为低电平。当RBI和地址端（A0A3）均为低电平，并且灯测试输入端（L T）为高电平时， Ya Yg为低电平，脉冲消隐输出（R B O）也变为低电平。当B I 为高电平或开路时，L T为低电平可使YaYg均为高电平。74ls48 与74ls248 的引出端排列、功能和电特性均相同，差别仅在显示6 和9,248 所显示的6 和9 比48 多出上杠和下杠。引出端符号 A0A3 译码地址输入端B I /R B O 消隐输入（低电平有效）/脉冲消隐输出（低电平有效） L T灯测试输入端（低电平有效） R B I 脉冲消隐输入端（低电平有效） YaYg 段输出逻辑图： 我
16、设计的计时译码电路：3.3控制电路3.3.1总开关总开关接74ls192的的PL端控制74ls192置数和减计数，当按键按下去s时PL端置低，这是预置的数会送入Q1、Q2、Q3、Q4端口，让74ls90编码在数码管上显示我设计的控制电路：3.3.2单刀双掷开关单刀双掷开关控制计时器连续与暂停当单刀双掷开关置于连续时，计时器连续计数，当单刀双掷开关置于暂停时，计时器暂停计数。通过这个单刀双掷开关，能很好的控制计时器的运行，以及实际生活或竞赛时的需要。3.4反馈电路BO1、BO2分别接74ls192的13引脚TCD，如果两个74ls192的TCD都置位了，说明计时器计数到了0了，这时需要一个反馈信
17、号来控制CD40161并使其停止工作，所以图中的另一根线接在CD40161的9引脚LD/上，BO3接的报警系统，在计数到0的同时需要报警我设计的反馈电路：3.5报警电路BO3接在反馈电路上，当BO1、BO2都置位了，这时BO3也置位，说明计时器计数到0了，这时报警系统工作，speaker响了，led亮了。我设计的报警电路：3.6置数电路： 用单刀双掷开关选通74ls48的置数端，通过置0或置1来控制。我设计的置数电路：通过sw1-sw9的高低电平的不同组合，可以置不同的显示初值，置数范围为00至99.这样的任意置数功能有很多方面的用途，而且又实用又简单。可以用于竞赛计时，交通灯系统，万年历，报
18、警系统等等。上面置数显示的初值为73，其显示效果为：4 总结通过这次实践，感觉知识框架还不是很牢固，需要了解的东西还很多。虽然翻阅了相关资料，查阅了相关芯片手册，但是还是费了好长一段时间。不过值得庆幸的是我还是一步一步的把它做出来了，结果不算是很理想，但过程还是很充实。通过这次训练，学到了很多，也更有耐性了，对课程更加深刻更加了解了，方向也更明确了。基础知识很重要，但实践也很重要，理论与实践结合才是完美的。 这次主要是做的数字部分，对数字电路方面有了一定的认识。模拟部分弄的比较少，在以后的学习中将会更加注重模拟电路方面的知识。 5 参考文献1康华光，陈大钦. 电子技术基础模拟部分（第五版）M. 北京：高等教育出版社，20052谢自美. 电子线路设计（第三版）.武汉：华中科技大学出版社，2006.83 康华光.电子技术基础模拟部分（第五版）M.北京：高等教育出版社，2006
