1、科技创新结题报告基于fpga多功能实验测试开发板1 课题研究目的基于FPGA多功能试验开发板，主要功能是利用FPGA处理模块实现对逻辑门电路的调试。本项目能提供I/O接口的多组输入输出端，应用AD转换器实现模拟信号向数字信号的转换、同时具有调整输入频率、差分信号的处理等等辅助功能。FPGA即现场可编程逻辑门阵列，他是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。FPGA采用了逻辑单元阵列LCA这样一个新概念，内部包括可配置逻辑模块CLB、输出输入模块
2、IOB和内部连线（Internetconect）三个部分。可以支持一片PROM编辑多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。FPGA具有体系结构和逻辑单元灵活、集成度高以及使用范围宽等优点，兼容了PLD和通用门阵列优点，可以实现较大规模的电路，编程也很灵活。2 课题背景本项目主要针对在校大学生在逻辑门电路的设计过程中所遇到的问题而设，经调查得知市场上现有的FPGA学习板不是功能过于单一，就是将FPGA与实验电路集成一体，当学习遇到一定程度并初步具备自主设计能力的时候，这样的学习板显然已经不能满足进一步学习的要求。本项目
3、将采用FPGA核心板与实验板相分离的结构，核心板主要FPGA芯片和电源、配置芯片和计数器组成，即FPGA的最小系统组成，配有多组的空闲的输入输出端子，并都以核心板的插针引出。当学生初步具备自主设计能力的时候，可以自主设计实现更复杂功能的实验板，并将核心板插接到自主设计的实验板插座上，即可利用FPGA的所有I/O来组装自己的电路。3 课题研究主要内容3.1数据采集系统总体设计本实验板能对三路模拟信号和四路光栅信号进行高速同步数据采集，同时预留了20路可扩展I/O接口，并且预留了与计算机可进行通讯的PCI总线接口，方便扩展。其数据采集系统结构如图1所示。本实验开发板主要包括A/D转换模块、光栅信号
4、接收模块、FPGA模块、PCI总线接口模块和FIFO数据缓存模块。以下是各个模块的简单介绍：图1 数据采集系统结构框图（1）A/D转换模块。将模拟信号经过A/D转换器件转换成能够被计算机识别的数字信号，根据采样速率、转换精度、设计通用性等方面的考虑，本系统采用三片MAXIM公司的16位串行模数转换器件MAX195实现对三路测头信号的模数转换。（2）光栅信号接收模块。主要处理光栅信号，光栅信号为四路差分信号，因此在设计时利用差分信号接收器将四路差分信号转换为相差90的正交方波信号。本实验开发板选用MC3486实现光栅差分信号的接收功能。（3）FPGA模块。FPGA作为本系统的控制核心，实现对A/
5、D转换器控制；光栅信号的数字滤波、四细分辨相和可逆计数控制；数据采样控制；地址译码；FIFO读写控制；与PCI接口芯片通信控制等功能。FPGA时钟频率高，内部延时小，运行速度快，全部控制逻辑由硬件完成，其内部寄存器资源比较丰富。FPGA可以克服单片机时钟频率低和DSP对外围设备复杂逻辑控制能力不强的不足，满足用户使用时对实时性和同步性的需求。综合系统成本等方面考虑，本系统选用Altera公司Cyclone系列的EP1C3T144C6型FPGA芯片。（4）PCI总线接口模块。数据采集系统与计算机之间的数据传递是采用PCI方式，PCI局部总线不受制于处理器，为中央处理器及外围高速设备提供一座桥梁，
6、提高数据吞吐量。其数据传输速度最高可达到132MB/S，其性能比ISA和EISA总线更为优越。考虑可扩展性，本系统用专用的PCI协议芯片PCI9052实现PCI接口功能，使用户能够在此基础继续开发。（5）FIFO数据缓存模块。为了满足用户对连续的采集信号，存储器模块要有读写操作同时进行的能力，DRAM和FIFO都满足要求。但DRAM有两套数据线和地址线，引脚过多，控制比较麻烦，且价格昂贵。而FIFO的数据是依次写入和读出的，不需要地址线引脚，控制比较简单，价格便宜，适合实验开发使用。在本系统中，选用IDT7206实现数据缓存。3.2 A/D转换模块的设计（1）A/D转换器件的选择A/D转换器件
7、的选择主要根据电压转换范围、量化误差、分辨力、转换速率、失调温度系数和电源电压等技术指标选择。电压转换范围的确定。通常在实际使用中传感器信号在-55V，考虑到系统的兼容性，需要选择既有单极性输入，又有双极性输入的A/D转换器件。A/D转换器件字长的确定。A/D转换器件字长的确定关系到数据采集系统的分辨力，是首要考虑的指标，A/D转换器件是量化噪声的一个源，为尽可能的减小量化误差，A/D转换器件应该有足够的字长，而确定有效字长的因素要考虑输入信号的范围和分辨力等要求。本系统选用了16位A/D转换器件，当模拟信号04V单极性输入时，其分辨力为0.0625mV，能够满足大多数用户开发使用。考虑到数据
8、采集系统板卡面积的限制，采用串行A/D转换器件更合适。综合以上多方面考虑，本实验开发板采用三片MAX195实现对三路测头信号的模数转换。MAX195是美国MAXIM公司推出的16位逐次逼近型A/D转换器。其主要性能包括：16位转换精度；电容性DAC结构使之具有85Ksps跟踪/保持功能；9.4s转换时间；内置采样保持电路；三态串行输出；可以根据引脚控制实现单极性或双极性模拟信号输入。（2）A/D转换电路设计本实验开发板其中一路测头信号A/D转换电路如图2所示。图2 MAX195外部电路设计图MAX195内部有逐次逼近型寄存器，用以将输入模拟信号转变为二进制数码串行输出，输出时高位在前。管脚1接
9、三态输入信号BP/UP/SHEN，此管脚悬空时为双极性输入，此时可转换-REFREF范围的模拟信号，REF为MAX195的参考电压值（最大5V）；接高电平时为单极性输入，此时可转换0REF范围的模拟信号；低电平时为关闭状态，此时有10A的维持电流。为使实验开发板适用于-55V范围的情况，在电路设计中对此管脚设计跳线结构。MAX195有两种数据转换传输方式：异步转换传输方式和同步转换传输方式。前者是串行数据的输出与SCLK时钟信号同步，而CLK仅作为转换时钟。系统通过查询转换结束信号EOC的状态或通过在EOC下降沿产生中断信号来确定一次转换结束，然后在下一次转换开始之前将数据以SCLK信号为基准
10、逐位读出。同步转换传输方式是在模数转换的过程中将转换好的上一位数据位输出，不需要SCLK时钟信号，CLK信号既作为转换时钟又作为串行数据输出的时钟。此种转换方式可以实现最大的转换传输速度，因为前一次转换结束后，下一次转换可以紧跟着立即开始，实现不间断的连续转换。本实验开发版中MAX195采用同步转换传输方式。SCLK信号接地即可。MAX195上电时能够进行自动校准。系统上电时，RESET信号由低电平变为高电平，MAX195启动一次校准，校准需要大约14000个时钟周期。为了防止系统上电时电源尚未稳定就开始了上电校准，在设计中采用了DS1233对RESET信号延时约为350ms，即系统上电350
11、ms后RESET信号才由低电平变为高电平，此时才开始进行自动校准，保证了自动校准的正确性。图2中，CS信号为片选信号，输入低电平时选通，选通后才能使串行数据输出口有数据输出，在本系统中直接接地即可。DOUT，EOC信号经过光电耦器后与FPGA相连。其中，DOUT是MAX195串行数据输出口，将转换完成的16位二进制数码串行输出，输出时高位在前。EOC为MAX195输出的转换结束信号，低电平有效，在转换开始后一个时钟周期上升为高电平，并在转换结束后一个时钟周期变为高电平。FPGA通过检测此信号的变化判定何时读取串行数字信号。FPGA输出的信号ADCCONV，ADCCLK_D经过光电耦合器件后，用
12、以控制MAX195进行A/D转换。CLK信号是MAX195工作时钟信号，由FPGA对其时钟信号分频得到，大小为1.7MHz。信号用以控制MAX195开始转换，在FPGA内由控制逻辑实现。信号为低电平时，开始A/D转换。在本部分电路设计中还有一个重要信号REF，作为MAX195的基准电源，精度不高的电压基准源将直接影响模数转换器的精度。以MAX195为例，采用+5V基准电压，电压信号分辨力为：当+5V基准电压有0.125%的变化时产生的误差为： 由此可得16位A/D转换器的实际精度为：位如前面所述，为保证A/D的精度和稳定性，本实验开发板选用REF198提供稳定的基准电压，如图3所示。图3 基准
13、电压产生电路3.3光栅信号数据采集电路设计光栅传感器输出的信号是四路差分信号，这样能提高信号的抗干扰性。在实验开发板中采用MC3486差分信号接收器将四路差分信号转换为相差为90的正交方波信号，正交方波信号传输到FPGA内进行数字滤波、细分辨向和可逆计数等处理，最后将数据传输给计算机。其中X，Y轴光栅传感器信号接收电路如图4所示。由图中可以看出，X轴的四路差分信号-xUa1，xUa1，xUa2，-xUa2经过MC3486后转换为XA，XB两路正交方波信号。图4 光栅传感器信号接收电路3.4 FIFO数据缓存电路设计为了满足用户对高速采集的需求，采用了大容量的数据缓冲器将数据缓存，之后采用高效的
14、方式进行传输，这样可以提高数据传输的效率和整个系统的性能。本系统采用FIFO对高速采集的数据缓存。3.4.1 FIFO芯片选择为了能最大限度的利用PCI接口，选择的FIFO的处理速度应小于15ns(1/66M)；为了能连续的采集信号，要求FIFO有FH标志(半满标志)；为了检测采集卡是否有丢失数据的现象(当计算机的处理速度小于采集卡的采集速度，FIFO很快就存满了，再采集的数据就会丢失)，还要求FIFO有FE（空标志）和FF标志（满标志）。根据上面的三点，本系统选用IDT公司推出的IDT72XX系列FIFO存储器芯片。3.4.2 IDT7206控制电路IDT7206容量为16K9位，用两片ID
15、T7206进行位扩展可构成一个具有16K16位容量的高速FIFO缓冲器。如图5为IDT7206接口示意图。由图中可以看出，在数据采集过程中，FPGA通过控制两片IDT7026的写信号F_W#，将采集的数据通过16位数据总线按顺序存入两片IDT7206中（分别存储16位数据的低8位和高8位）。同时，FPGA检测IDT7206的半满信号HF#是否有效，如果此信号有效，表示FIFO已经处于半满状态，FPGA触发中断信号，上位机响应中断，开始读取数据，防止FIFO内数据存满后造成数据丢失。FPGA通过控制IDT7206的F_R#信号，将FIFO内的数据按顺序传输到数据总线上，供上位机读取。数据的读取过
16、程不影响FPGA继续向FIFO内写入数据，保证了数据采集的连续性。图5 IDT7206接口示意图3.5 FPGA控制逻辑设计及实现本系统选用了Altera公司的Cyclone系列的EP1C3T144C6型号的FPGA，Cyclone系列FPGA是Altera公司推出的目前成本最低的FPGA器件系列产品。能有效降低本数据采集系统的设计成本。EP1C3T144C8是基于1.5V、0.13m、SRAM工艺的FPGA，它集成度高，内部逻辑资源丰富，共有2910个逻辑单元，59904位RAM，最大可用管脚为104，能够满足本系统使用。工作时需要提供+1.5V和+3.3V两种工作电压，支持LVTTL、LV
17、CMOS、PCI、LVDS、RSDS等接口。本数据采集系统中FPGA作为控制核心，主要实现光栅数据采集、模拟信号采集、FIFO读写控制等功能。FPGA选用40MHz工作时钟，选用EPCS1低成本串行配置芯片。其逻辑控制框图如图6所示。图6 FPGA逻辑控制框图3.5.1 AD数据采集模块A/D转换器件MAX195有两种数据转换传输方式，本系统中采用同步数据转换传输方式，其转换时序图如图7所示。由时序图可以看出，MAX195通过检测信号为低电平后启动一次转换，从上次转换结束到本次转换开始至少需要四个时钟周期，如果从上次转换结束到新一次信号变低的时间大于或等于三个时钟周期，MAX195会在信号变低
18、后的下一个时钟周期开始转换，如果从上次转换结束到新一次信号变低的时间小于三个时钟周期，MAX195会在上次转换结束后的第四个时钟周期开始下一次转换。因此，MAX195完成一次A/D转换的时间至少为20个时钟周期。当MAX195有串行数据输出时，信号是高电平状态，可以在FPGA内通过检测信号高电平状态来读取数据。数据可以在时钟上升沿时读取，也可以在时钟下降沿读取。图7 MAX195转换时序图在FPGA内采用Verilog HDL语言设计实现MAX195的A/D转换控制及串行数据接收，并进行串并转换，将16位串行数据转换为16位并行数据。其FPGA内部实现过程如图8所示。图8 MAX195 A/D
19、转换控制模块由于FPGA系统时钟是40MHz，而MAX195工作时钟最大为1.7MHz，需要对40MHz系统时钟分频为1.7MHz，用Verilog实现此种小数分频很麻烦，为实现这种分频，在此模块中先利用EP1C3T144C6内部的锁相环将40MHz系统时钟（clk_400）分频为34MHz（clk_340）时钟信号，再将clk_340时钟信号20分频即得到MAX195所需要的1.7MHz工作时钟（clkout_17）。图9为时钟分频功能仿真图。图9 时钟分频功能仿真图要实现MAX195转换控制，需要FPGA产生控制信号，信号要和时钟信号clkout_17同步，并确保在时钟信号为低电平时出现，
20、且需要保持至少40ns。因此，AD_CONV模块产生的conv信号与时钟信号通过“或”门，达到信号同步的目的，输出最终用于控制MAX195转换的信号。图10为信号功能仿真图。由图中可以看出，设计能够实现每隔20个时钟周期将信号置低一次，控制一次A/D转换。图10 信号功能仿真图在本控制模块中，还实现了数据串并转换功能，在A/D转换过程中，AD_CONV模块根据MAX195产生的eoc信号采集数据，当检测到eoc信号为高电平时，在每个时钟下降沿将Din输入接口的二进制数据按顺序存入内部的16位寄存器，并以data15.0的方式输出，实现串并转换。3.5.2 光栅数据采集模块为了提高光栅信号抗干扰
21、能力，需要在FPGA内部对四路正交光栅信号进行数字滤波、细分与辨向、可逆计数等处理。(1)光栅信号数字滤波由光栅传感器输出的信号虽然经过了预处理，但在现场环境中仍会受噪声信号的影响。为了消除噪声信号，在FPGA内部设计数字滤波器，可以有效的防止计数器产生误计数。图11是光栅信号数字滤波器的逻辑示意图。其基本工作原理是将输入的方波信号通过四个时钟周期的延迟来克服毛刺和噪声信号。图中，CLK是系统工作时钟，A是方波信号，FA是滤波器输出信号。图11 光栅信号数字滤波逻辑实现对光栅信号数字滤波器的功能仿真如图12所示，带有毛刺的光栅信号A，经过滤波器后，信号中的毛刺消除，而光栅信号只是延时了一段时间
22、，其它都未改变，达到了滤波器设计的目的。并不是任何大小的毛刺信号通过此滤波器都能消除的，如果毛刺信号的宽度大于滤波器的延时宽度，滤波器将对此信号不起作用。但在滤波器设计时不能为了滤掉低频的毛刺信号而增加滤波器的延时，这有可能将光栅信号也滤掉。图12 光栅信号数字滤波器的功能仿真(2)光栅信号细分、辨向与可逆计数根据光栅传感器测位移原理，若直接对光栅信号进行计数，其分辨力就是一个信号周期所对应的位移量。为了提高测量系统的分辨力，需要对正交光栅信号进行细分。本系统中在FPGA内部对光栅信号进行了四细分。光栅四细分原理如图13所示。在FPGA内通过CLK信号检测每路光栅的上升沿和下降沿，当检测到光栅
23、信号上升沿或下降沿到来时，输出一个脉冲信号，最后将两路光栅分别在上升沿和下降沿产生的脉冲信号通过“或”门组合，便实现了两路光栅信号的四细分功能。需要注意的是如果光栅信号频率太高，而时钟频率太低，则会使最终输出的脉冲信号在经过“或”门时重叠，不能实现两路正交光栅信号的四细分。同时，由于光栅位移传感器的指示光栅一般允许在正、反两个方向移动，故需对信号进行辨向处理。如果指示光栅往正方向运动，计数器就进行加计数，反之，计数器进行减计数。如图14所示光栅辨向计数的状态转换图，正向运动时，状态转换为0010110100，此时，每变换一个状态，FPGA内部32位可逆计数器则进行加1计数；反向运动时，状态转换
24、为0001111000，此时，每变换一个状态，FPGA内部32位可逆计数器则进行加减1计数。 图13 正交光栅信号四细分原理图 图14可逆计数器的辨向状态转换图正交光栅信号四细分、辨向和可逆计数模块仿真图如图15和图16所示。由图中可以看出FPGA内32位可逆计数器是通过判定两路正交光栅的状态对细分后的脉冲信号进行加减计数的。由于FPGA内逻辑实现存在延时，细分脉冲信号的产生不是刚好出现在光栅信号的上升沿或下降沿，而是存在一定的时间延时，但这不影响对光栅信号细分、辨向和可逆计数功能的实现。 图15 正交光栅正向运动四细分计数仿真图图16 正交光栅正向运动四细分计数仿真图3.6 PCI总线接口设
25、计PCI9052是PLX公司推出的一种简单、高效的PCI从设备接口，可实现多种外设局部总线和PCI的互连。它的局部总线可以通过编程设置为8/16/32位的（非）复用总线，使局部总线快速转换到PCI总线上。在本系统中利用PCI9052实现PCI接口功能的示意图如图16所示。图16 PCI9052接口示意图由图中可以看出，PCI9052接口分三部分：与PCI总线接口；与局部总线接口和串行EEPROM的接口。在此种实现方式中，PCI9052作为PCI总线的从设备，局部总线的主设备，实现了PCI总线和局部总线之间的数据传输。PCI9052从PCI总线侧获得传输命令和读写数据的地址后，一方面对这个操作命
26、令做出反应，将其传达给局部总线，另一方面将PCI总线传送过来的数据地址映射为局部总线可识别的地址。当局部总线准备好后，PCI9052会收到局部总线侧做出的响应信号。如果是读周期，PCI9052会将指定地址的数据由PCI总线读到用户侧；如果是写周期，PCI9052会将事先由PCI总线侧的数据写到局部总线地址指定的存储区域。图16中所给出的主要是局部总线部分关键信号的连接及EEPROM的接口实现。LINTi1是PCI9052局部总线侧的中断信号引脚，FPGA通过控制此信号有效可以在PCI总线侧产生中断信号INTA#，即PCI中断发生。Windows操作系统收到这一信息，并传递给驱动程序处理。RD#
27、，WR#，LW/R是局部总线的读写信号，当LW/R信号为高电平，WR#信号为低电平时，表示PCI9052向数据总线LAD0.15上写入数据，当LW/R信号为低电平，RD#信号为低电平时，表示PCI9052将LAD0.15上数据读入PCI总线上。LRDYi#是局部总线准备就绪信号，在读数据时有效表示数据已经在数据总线上，在写数据时有效表示数据已经被FPGA取走。LBE0，LBE1，LBE3，LA2.6共同组成了局部总线的8位地址线。TEST为测试信号，测试时需要接电源或拉高，正常工作时接地或拉低。LHOLD是局部总线请求信号，由于PCI9052不支持局部总线的设备的直接主控能力，通过此信号接地使
28、PCI9052一直拥有局部总线控制权。PCI9052支持数据/地址总线（非）复用模式，通过MODE信号接地，表示地址和数据总线为非复用的。93CS46作为PCI9052的EEPROM，存储了PCI9052的重要信息。在系统上电时PCI总线的RST#信号将PCI9052的内部寄存器设置为缺省值，同时，PCI9052输出局部复位信号LRESET#，并检查EEPROM是否存在。如果设备上有EEPROM，并且EEPROM的第一个16字节非空，PCI9052将根据EEPROM内容设置内部寄存器，否则设为缺省值。PCI总线是一种高性能、与CPU无关的32/64位地址数据复用的总线，它支持突发传输、即插即用
29、、电源管理等功能，不但能满足现在的应用需要，而且能够适应未来的需求。PCI总线支持硬件资源动态自动配置，以支持即插即用。在PCI设备插入PCI插槽或上电后，PCI总线配置机构自动根据PCI设备的要求实现配置。PCI总线支持内存读写、I/O端口读写、中断机制和DMA功能。由于这些硬件特点使PCI设备的WDM驱动程序的设计变得很复杂。开发PCI设备的驱动程序最好的方案是WDM驱动程序。在一个系统中开发出WDM驱动程序，稍加修改即可在其他系统中编译运行。3.7上位机应用程序开发应用程序通过DeviceIoControl函数实现数据采集，为验证数据能否进行正确读出，设计应用程序如图17所示。为了验证数
30、据的正确性，在读取数据采集系统数据时，也用PMAC进行了读取光栅值，数据采集卡采集的光栅数据通过与PMAC卡采集的数据进行对比，验证了数据能够正确读出，同时验证了数据采集系统对光栅信号的采集是正确的。在应用程序中同时读出了测头数据，此时测头处于悬空状态，通过计算数据所代表的实际电压值为2V左右，与测头信号在悬空状态下经过信号调理电路后数据的实际电压值相同，表明测头数据读数正确。图17 上位机程序读数据界面图为验证数据能否正确写入到FPGA内，可以在应用程序中对FPGA内定义的某个寄存器写入一个数据，然后对此寄存器进行读操作，如果读出的数据值跟写入的数据值相同，则证明数据已经写入。经过验证，应用
31、程序能对FPGA内寄存器写入数据。4、结论（成果介绍）本创新课题是以FPGA为核心研制的一套数据采集系统，通过硬件设计实现对A/D信号和四路光栅信号的高速采集，并能实现单点数据采集和连续数据采集两种不同的数据采集方式。同时，通过软件设计，实现数据的等间隔处理。主要完成的工作包括：（1）完成了以FPGA为控制核心的数据采集系统整体方案的设计；（2）硬件部分完成了A/D信号和光栅信号处理电路，数据传输接口电路，FPGA控制逻辑的开发；（3）在PROTEL环境下完成了原理图的设计，生成了PCB电路板；（4）完成了实验开发板的焊接，并进行调试；（5）学习了相关软件和编程语言verilog等的学习；（6
32、）软件部分完成了PCI总线驱动程序和应用程序的开发，并在应用程序中完成了数据采集；（7）用Verilog语言开发了实验板部分功能，并进行了仿真；（8）通过实验对A/D信号稳定性，光栅信号等间隔效果，数据采集效果等方面进行验证与分析。为验证本数据采集系统能否满足需求，需要验证数据采集系统采集的A/D信号的稳定性、光栅信号是否丢失数据及能否实现高速实时的数据采集。A/D数据稳定性实验本实验主要验证在长时间工作的情况下，数据采集系统采集的情。每隔30秒采集一次AD数据，采集100分钟内数据。如图18为采集的某一路AD数据波动曲线图。图18 A/D稳定性实验曲线图实验验证，能够满足稳定性的需求。光栅信号采集实验通过与标准模块比对，发现不存在丢数现象，同时满足能高速的采集数据，满足了数据采集的实时性。5、经费使用情况（1）电子元件 672元 （2）制
