1、集成电路工艺技术的实际应用集成电路工艺技术的实际应用集成电路（IC）是一种高集成、低功耗、小体积、高可靠的电子设备基本元件，在电子领域就好比大楼的基础，是我们日常生活、科技发展必要的组成部分，伴随科技的发展进步，IC技术也在不断的提高，而CMOS中文名叫做互补金属氧化物半导体，作为电路元件的基础原材料，伴着 CMOS的出现以及现代技术发展，基于CMOS的集成电路比重不断变大，电路整体性能不断得到突破； CMOS由Frank Wanlass发明于1963年，五年后，第一个集成电路由美国的Radio Corporation of America研发出来，它以CMOS为基础。该类电路在刚被研制出来的
2、时候，相对于传统装置，在耗能方面便具备一定优势，但是在最初，CMOS运算速度相对较慢，随着应用领域的不断扩展，以及技术的不断更新，CMOS电路逐渐具备了低功耗、低成本等优良特性；在刚被研制出来的时候，该元件的相关产品很单一，只有基于RCA COS/MOS 的4000系列，后来研制了7400系列，CMOS家族也在不断壮大； 在起初，CMOS电路更容易受到静电的破坏，这一问题在后来增加了ESD保护电路后得以解决；此外，早期的CMOS元件操作电压在DC 3V-18V之间，一直到1990年之后，随着新制程技术的发展，CMOS电路甚至可以实现1V以下的操作电压，使得CMOS低功耗的特性进一步得到体现。近
3、代随着综合技术的进一步提升和突破，CMOS的闸极由原来的金属材料逐渐替换为多晶硅材料，由于多晶硅更加耐受高温的特性，使得制程工艺又进一步的提升，2004年之后又有基于金属和多晶硅结合的制程新技术研究，不断推动CMOS集成电路工艺的发展；后续小节将进一步探讨CMOS各种不同的工艺技术。体硅CMOS工艺技术自从CMOS电路被发明以来，根据实际应用发展的需求，CMOS制程工艺也在不断的改进提升，要了解体硅CMOS工艺，首先我们先对体硅CMOS的基本结构做一些基本分析，CMOS是基于硅衬底的元件，其结构的组成基于NMOS和PMOS，也就是N及P型半导体材料2。金属氧化物半导体场效应晶体管, 分为NMO
4、S和PMOS，它属于构成半导体元件的一种基本结构，它也是CMOS的基本组成之一。而N/PMOS的基本区别是什么呢？各种有什么样的作用，下面进行简单介绍。NMOS: N-Metal-Oxide-Semiconductor, N型金属氧化物半导体，其实基于P型半导体材料得出的，上面设有两个沟槽，沟槽内参杂N型半导体材料，并且用铝制材料引出2个电极引脚，其中一个电极叫做源极（source） ，另一个叫做漏极，之后在表面附着一层微薄的SiO2作为绝缘层，在最后在源极和漏极之间再安装一个铝质电极，作为栅极，在衬底上引出一个电极叫做基电极，这就是NMOS的基本结构。PMOS：与NMOS的结构组成类似，但两
5、者特性完全不同，因为PMOS的空穴迁移率较低，因此在相同的尺寸和绝对工作电压相同的情况下，PMOS的工作速度低于NMOS，主要是因为其充放电时间长，跨导小，所以多数的电路会选择使用NMOS.而CMOS的工艺就是围绕着以上的结构展开，如何获得基本结构的NMOS或PMOS：首先我仍然以NMOS为例，先介绍一下基本的制程技术：氧化、淀积、光刻和蚀刻、扩散和离子注入：a) 氧化，氧化的对象是我们的基本材料硅，以干/湿氧或二者交替等方式来对材料硅开展氧化处理，形成我们想要的SiO2层，最终SiO2用来作为栅绝缘介质,作为离子注入的阻挡层和掩蔽层，作为隔离介质，作为表面钝化层。b) 淀积，在硅层表面形成另
6、外一种材料的薄膜，物理淀积叫做PVD，化学淀积叫做CVDc) 光刻和蚀刻，将掩膜上的图像，刻蚀到硅片上。d) 离子注入与扩散，在硅片上掺杂其他原子，改变硅的导电特性，形成np结，电阻等接触部位结构，此工艺需要高温退火。基于以上的制程方式，整体的CMOS工艺步骤为：a) 准备硅片衬底材料，P型硅片b) 形成n阱（通俗理解就是在P型材料上挖N型沟槽），热氧化处理，形成掩层，蚀刻处理，刻蚀出n型区，注入金属离子高温退火处理，n阱制作完成 c) 进行场区分区隔离，局部氧化，通过蚀刻或光刻掩膜的覆盖，对需要蚀刻的场区进行蚀刻处理，然后去除蚀刻胶，形成氧化层 d) 形成栅氧化层 源区和漏区分别注入n+材料
7、，p+材料，采用正胶负胶分别进行2次光刻和蚀刻 e) CVD沉淀层绝缘，通过光刻蚀刻形成接触孔 f) 沉淀金属层，通过光刻蚀刻形成金属连接层 g) 光刻蚀刻形成钝化层（有铝栅型和硅栅型） 以上就是基于CMOS的基本结构，简易的工艺流程介绍。从制程工艺的生产尺寸上来讲：能够将相关工艺分成微米、深微亚米等不同类型，在当前对相关产品进行生产的过程中，深微亚米是主要形式；以上也是CMOS电路最基本的制作工艺流程，后续章节本文继续介绍其他制程工艺技术。 FinFet CMOS 工艺技术FinFet CMOS：鳍式场效应晶体管，是继CMOS等传统的场效应晶体管后的一种新型结构，名称的由来是因为Si的形状与
8、鱼鳍相似，而鱼鳍的出现是因为，传统的MOS结构中，伴随沟道长度的缩小，漏极和源极之间产生更多的泄露，这种现象最终会导致工作过程中功耗增加，泄露的主要原因是栅极不能控制距离其较远的泄露，可理解为距离边远，栅极的控制作用变弱；而FinFet的出现就是为了控制泄露现象，更好的抑制短沟效应，FinFet的概念是由台积电前首席技术官胡正明及其团队于1999年提出，FinFet的结构特点是栅极很薄，小于10nm，所以栅极可以更好的对泄露进行控制，降低功耗及其他负作用， 图1-3 FinFet的示意图与CMOS的工艺类似，FinFetCMOS工艺，同样是基于它的基本结构特点 。 FDSOI CMOS 工艺技
9、术SOI(Silicon -on-insulator)：绝缘体上的硅，是随着集成电路的不断发展更新，衍生出来的新材料，被目前半导体行业认为最有潜力替代使用最广单晶硅的材料，因为随着工艺的发展，对集成度的要求越来越高，现在的纳米生产技术，原有的单晶硅材料，已经被使用到其物理极限；基于SOI的新型特点：每个元件都会被氧化层包围，减少PN结电容，不需要制作传统CMOS中的阱减小了工艺尺寸，缩小了源极与漏极之间的PN结面积因此减少了泄漏电流，有效的抑制了短沟效应，具有更好的抗辐照特性，能够做到三维立体的集成效果；SOI的技术壁垒和缺陷：材料的制备成本相对较高，本身存在寄生效应（浮体应和自加热效应），元
10、器件的模型和EDA仿真环境不够全面;在过去的几十年间，随着CMOS集成电路技术的发展，电路中的最核心单元-金属氧化物半导体场效应晶体管 (MOSFETs)的尺寸已经从几微米（m）缩短至22 nm，以提高器件的开关速度并且降低生产成本。图1-4展示了近10年来CMOS器件技术发展的趋势：随着器件栅极长度LG, 栅极宽度W和栅极氧化膜厚度TOX的减小，单个器件的生产成本和漏电流在不断降低，而开态电流和开关速度在不断提升。 图1-4 CMOS技术与工艺的发展趋势发展趋势中器件尺寸的持续缩小和性能的不断提升。透射电镜照片显示了MOSFET从90 nm节点到22 nm节点器件结构和尺寸的变化。对于传统的
11、长沟道MOSFETs来说，作为器件性能重要指标的饱和驱动电流IDsat或者ION，和载流子有效迁移率以及器件尺寸，有着以下关系： , VDS VGS VT (1-1)其中VDS为漏极电压，VGS为栅极电压，VT为阈值电压，eff为载流子有效迁移率，COX为栅绝缘层电容值。根据公式1-1，提高IDsat可以通过提高eff，减薄栅绝缘层厚度以及缩短LG来实现。传统的CMOS工艺是通过缩小器件尺寸来提高IDsat。然而，对于LG小于100 nm的器件来说，继续利用器件缩小来提升器件性能在技术上已经遇到了巨大的挑战。主要的问题之一就是eff会随着器件尺寸缩小而减小。其中o和Eo为经验常数。随着栅极氧化
12、膜厚度的减薄，垂直电场强度会逐渐增加，随之增强的表面散射导致了载流子迁移率的不断减小。另外，对于100 nm以下的器件来说，沟道掺杂浓度会适当提高以抑制短沟道效应，但同时也增强了沟道的杂质散射，从而降低迁移率。因此，针对这一问题，近年来研究人员致力于通过提高eff和COX以获得更大的漏极电流。从22 nm技术节点开始，多栅晶体管（Multi-gate FETs 或MuGFETs）以其优越的静电学特性被工业界采纳。3D结构的栅极构造让沟道侧面的两个栅极可以有效地抑制短沟道效应（short-channel effects or SCEs）并且提高器件的有效迁移率 (effective mobili
13、ty)。此外，全耗尽型绝缘层上硅衬底 （FDSOI）MOSFET，由于其简单的工艺流程，极度优越的短沟道特性，以及优于FinFET的可靠性，也是22 nm之后可能被工业界采用的结构之一。基于以上考虑，短沟道FinFET或者FDSOI MOSFET在未来都有可能被工业界采用并量产，以实现国际半导体技术路线对10 nm 以下器件有效迁移率的要求。由于FDSOI MOSFET具备诸多优于体Si FinFET的优势，如更低的工艺制备成本，更优的栅控以及可靠性等，是未来可能取代FinFET而被工业界采用的理想结构，因此，它也成为了学术和工业界争相研究的对象。 FDSOI CMOS 工艺技术简介SOI的基
14、本组成结构：基本结构原理是Si层/SiO2层/Si层， 图1-5 SOI的基本结构示意图目前半导体行业的制程工艺，又进一步的提升，相关的工艺实现了5/7nm水平，整体得到显著提升，元件尺寸的不断缩小，给传统的材料加工带来了新的挑战：1、Vt的降低受到静态功耗的限制2、栅层厚度的不断改进导致栅层漏电增多3、寄生闩门是的电路元件可靠性能下降4、热功耗面临的新瓶颈5、综合隔离区面积的增加，限制集成度的提高新的制程工艺带来设备成本的提高；针对以上的一些限制条件，相关企业及行业也在对研发过程中运用的思路进行不断的调整，主要的对策有：1、加深沟槽隔离2、新的倒阱结构3、增加应变沟道4、研发高K值的栅材料5
15、、新化合物衬底以及我们本节主要讨论的SOI衬底材料SOI能被选择用来作为新的衬底材料，主要是因为它具备克服以上传统材料的优势，能够为实现新的突破点，提供很好的材料性能支持，其主要优势有：1、制程工艺步骤少，与传统的体硅制程工艺有很好的兼容性；2、功耗大幅度降低，适用于SOI各类低功耗产品；因为SOI短沟效应小，所以泄露少，击穿现象得到一定的控制，因此能做到更小的尺寸；1、结节电容小，迁移率更高，相应的运算方面的速度也显著提升；2、静态功耗低，（静态功率=1L*VDD），动态功耗=C*F*VDD,因为具有交底的结节电容，所以动态功耗较低；但是，同样SOI也有其自己的缺点：1、SOI材料的成本先对
16、于传统的体硅材料偏高2、本身存在寄生效应，浮体效应和自加热效应；3、SOI的特性需要进一步的开发和研究；4、基于体硅的产品基础研发和使用，相对来说限制了在SOI上的科研投入。SOI材料的主要结构：具体列示在图1-6中 图1-6 SOI结构示意图当前来看，以SOI为基础研发的能够运用于制备过程的相关技术，主要有异制外延等。下面我们逐项进行介绍： 1、异制外延技术：把蓝宝石作为衬底材料，在它的基础上延生出单晶硅膜，但是此技术受限比较多，很难得到推广，在基础的界面上有晶格失配的现象，会产生错位错层，孪晶等缺陷，质量难以把控。（1）蓝宝石介电常数比较大，10左右，因此会产生寄生电容（2）蓝宝石和硅的膨
17、胀系数不同，会导致内部形成压力层（3）蓝宝石中的杂质会逐步扩散到硅层中，导致硅的纯度受到影响（4）蓝宝石散热较差2、注氧隔离技术：优点能形成很好的单晶层，与常规材料能够很好的融合，用晶片表面为基础，然后注氧，这样的优点是可以让顶部的硅膜以及氧化层更匀称，厚度也可以把控好；缺点是，密度较大，形成硅膜的质量不如单晶硅，埋层中SiO2比热生长的质量差，需要专制的注氧机，退火的时间周期较差，相对成本较高。3、硅片键合SOI技术（BSOI）：先以抛光的方式对2个硅片开展相关处理，让其表层能够形成氧化层，之后让数量较多的OH-团吸附其上，之后对硅片的亲水处理，在常温洁净环境下，使两个硅片相结合，并在氮气保
18、护隔离的情况下加热到700进行脱水处理，通过升温到1100，然后再退火使得2个硅片完全的键合，最后将顶部的厚度加工至需要的厚度，达到最佳的使用需求，结构原理图如下图： 图1-7 BSOI原理示意图BSOI的优点：都是以硅为本体材料，不会产生其他工艺的杂质及损坏，介质的隔离层是热处理后的氧化膜，因此膜层的密度和针孔密度都较低。缺点是：顶层的硅膜做不到SOI技术的薄度，缺陷层和顶层硅层的均匀性不好把控。4、智能剥离SOI技术（Smart-cut）:氧化处理，将硅片B经过热氧化处理，形成一层SiO2层，将SOI的材料埋藏在热氧化层内，离子注入，在常温下，在硅片A上加入特定数量的氢离子，此时硅层下面会
19、生成相应的气泡层；对硅片A、B通过亲水键合进行相关处理，让B变成结构中发挥支撑作用的层；开展热处理的相关过程，在经过热处理及键合等过程后，硅片A能够跟气泡层实现剥离，剥离的部分和硅片B键合成一体，形成SOI，A片其他材料可以依次循环使用。最后再对SOI进行热处理，形成高质量高键合的材料。因为气泡剥离，所以平整度不是很好，在键合后需要进行抛光处理，达到元件制程需要的平整度。 图1-8 智能剥离原理图剥离技术的特性：H+离子的注入，使用常规的注入机就可以实现，不像氧注入机需要专门的注入设备，因此成本相对低，SOI顶层硅膜的厚度完全可控，通过注入的量来控制，热氧化层质量很好，剥离后的A面材料可以继续
20、使用，使得成本再次降低，因此此技术是比较有优势的一个发展方向。6、外延层转移SOI技术：再单晶硅片上，处理出许多孔，再多空硅的表面外延伸出单晶硅层，然后热氧化处理，键合，使用水刀在多孔层出进行切割，表面处理，将残留的多孔硅去除，最后在H2的环境下，退火得到平整度较高的SOI。 图1-9外延技术流程原理图1.2 FDSOI CMOS 工艺技术可靠性关键因素SOI材料有其独特的特性，因此基于SOI的元器件同样具备其一些特性和效应，本节重点讨论SOI技术的一些影响因素及特性。对基于SOI结构构成的元件对应的类型进行划分时，通常的依据为硅膜对应的厚度及掺杂的具体含量等，对元器件类型依据栅下最大耗尽层的
21、厚度进行划分，用不同名称表示分为以下几类：薄膜元件中的全耗尽元件，即硅膜厚度通常小于800A，由于薄膜全耗尽，则SOI元件可以完全消除翘曲效应，所以广泛的适用于高速，低压低耗电路中。由于正反界面间的耦合作用，硅膜厚度及背界面的相关因素会对元件所对应的阈值电压造成敏感的影响。所以阈值电源不好进行调整，通过超薄硅膜技术，抑制了短沟效应。硅膜的厚度较厚的元件中，通常其厚度会超过2xdmax，一般膜厚度在1000-2000A之间，也成为FD元件，若把中性的部分进行接地，元件在工作方面具备的特性会跟体硅元件比较相似，若中性的部分不进行接地操作，那么从电学角度来说，其会进入浮空状态，此时能够观察到显著的浮
22、体效应，因此引起典型的寄生效应。中等膜厚SOI元件，其厚度大于薄膜元器件，但小于厚膜元器件，它的特性取决于不同的背栅偏置电压，因此可以依据不同的背栅偏压需求，表现出不同的膜元件特性，可以在薄膜元器件特性和厚膜元器件特性之间切换。因为SOI材料的特性及元件基本的结构机制，结合它的制程工艺，一般SOI元件有以下几种特性表现：短沟效应，窄沟效应，抗辐射效应，热载流子退化效应，背栅效应，浮体效应，自加热效应。下面对以上的特性进行逐个分析：背栅效应：在背栅压的作用下，器件在工作过程中对应的电压情况会出现改变，SOI元件的总体背栅效应是小于体硅元件。1、PDSOI器件内含有中性体的部分，因此对于背栅压形成
23、的相关干扰能够有效的进行屏蔽，所以该类元件中不会出现明显的背栅效应；但是对于FDSOI器件来说，由于结构原因，背栅电压产生的影响会较大一些。2、对于中等膜厚的NMOS SOI元件，通过对背栅压的控制，可以改变元件的工作状态。这一点在之前SOI元件的介绍中有所提及。短沟道效应：短沟道效应的产生，跟结构的具体情况存在一定关联。当沟道具备的长度变短，其中会发生共享电荷的情况，电荷共享之前，是完全收栅控制的，而出现共享电荷后，便不会受到栅的完全控制，因为存在源极、漏极等情况，所以沟道具备长度变短的同时，受到栅控制作用的电荷在总电荷中的占比也会持续降低，这种情况下，栅压基本不变，相对升高的栅压会给反型层
24、结构带来显著影响，那些可以达到阈值水平的栅压会持续下降。 图1-11 长沟道和短沟道体硅器件与SOI器件中耗尽区电荷分布示意图Qdep表示栅控耗尽层电荷 图1-12 硅膜厚度影响图浮体效应：体区处于悬浮的状下的PD SOI MOS器件，使得碰撞电离的电荷不能偶迅速的运动离开，因此会在一定的位置悬浮，出现我们所说的浮体效应。 PD SOI NMOS器件，当在Vd达到一定的值时，沟道电子，就能够在漏端高场区域得到足够能量，受到该能量产生的相应作用，会开始运动，之后发生碰撞并出现电离的情况，进而得到电子-空穴对，受到电场作用，空穴电势低的中性区方向运动，并且会不断的累积，最后堆积在体区内，持续的发生
25、后就会把体区的电势太高，最后在高电势的作用下使得体-源结正向偏置。因此Vt降低的同时漏端的电流会增加。PD SOI PMOS器件的浮体效应并不是很明显。主要是和NMOS的情况进行对比，PDSOID包含的空穴对应的电离率处在较低水平，因此相应的电子-空穴对，一般都是远远低于NMOS管的情况，因此浮体效应并不显著。而FD SOI器件不存在浮体的效应，这是因为体-源的势垒相对较小，所以碰撞电离的空穴不会出现悬浮的现象，也就不存在浮体效应，其空穴会以直接的方式进入到源区，之后在复合作用下被消除掉，这样以来硅膜中就不会存在多余的载流子。浮体效应对于数字电路和模拟电路的影响是不同的，对于数值电路来说，他具
26、有着对数字电路运输性能的优势：加大的电流和跨导，提升了运行速度。但反过来电导的突然增加，会影响模拟电路输出的阻抗与它的增益，所以对模拟电路来说这种影响十分有害。同时浮体效应还具有频率响应的特性，也会对电路工作的稳定性带来负面影响。 图1-13浮体效应图自加热效应：绝缘层在起到电学隔离的作用同时，也对散热造成阻挡；因为SiO2相较于Si来说，具有更低的热导率；在SOI元件在工作状态时，产生的热量容易消散，但是由于SOI元件工作时温度的快速提高，这些热量给输出值带来的影响是比较显著的，1.若漏电压Vd对应的值较大，当Vd进一步增加，却出现了漏电流下降的现象，即在高压处出现负电导。这主要是热量较高导
27、致电子迁移率下降，出现了漏电流的下降。 图1-14 器件工作时产生的热量的情况（a）体硅器件（b）SOI产生的热量不能很容易地散去，这部分散不掉的热量，最后会使得SOI元件在工作时，位于顶层的硅膜晶格温度急剧跟随升高。 图1-15自加热效应引起的SOI NMOS的输出特性曲线变化抗辐射效应：体硅CMOS集成电路，包含着数量较多的MOS管和PNPN结构，这种寄生结构的存在使得在瞬时辐照产生的光电流的情况下，形成比较大的泄漏电流，进而让电路无法正常发挥效用，严重的甚至损坏烧毁。而SOI CMOS电路的结构，在隔离方面，可以实现对介质的完全隔离，将PN结具备的面积进行有效的缩减，基于该种方式，体硅中
28、包含的MOS管和PNPN结构，受到辐射作用后，形成的电流要比体硅的清洗小很多，该类结构具备的这些特性，让SOI电路遇到抗单粒子及瞬时辐射等情况时，能够很好的发挥相关效用；单离子事件 1.对于PD SOI高能粒子来说，入射粒子携带的能量，能够使得它入射轨迹上硅产生电离现象，但是因为结构问题，埋氧层把器件和衬底进行了隔离，由于中间埋氧层的隔离作用，所以衬底区产生的电荷不能被SOI元件的结收集起来，电荷只能够被顶层硅薄膜内收集，基于上述的特性，SOI元件包含的对高能粒子具备较高敏感的部分对应的面积显著减小，使得其抗单粒子事件的能力变强。但是体硅CMOS器件抗单离子事件的能力就比较弱，这是因为空穴被移
29、向衬底之后，会在衬底层形成衬底电流，电子却被被正电极吸收，这样以来形成了较大的泄漏电流，而大的泄漏电流就很有可能引起电路在该节点的逻辑状态反向，对电路的运行产生较大的影响。 图1-16单粒子事件对不同器件的影响（a）SOI；（b）体硅总剂量辐射给SOI器件造成的干扰方面，因为该类元件中含有隐埋的氧化层，在电离辐射发生时，通常会形成相应的正电荷的，进而使氧化层-硅界面中出现一定的缺陷，进而导致阈值方面对应的电压初选漂移的情况，对应的跨导会出现下降的情况，处于亚阈值范围内的电流会出现增大的情况，频率较低的噪声会更加明显，该类效应引起的主要影响为：1.部分耗尽SOI元件中，其包含的隐埋氧化层内，对应
30、的陷阱中出现正电荷，会让背栅对应的阈值电压出现降低，且硅膜的底面上，会因为感应到负电荷形成对应的背沟道，这种情况下，无法通过正栅关断的方式对装置进行关闭，进而使背栅位置出现漏电的情况；2.全耗尽SOI元件，受到背栅压的作用，其对应的阈值电压也会受到相应的干扰，辐照形成的隐埋氧化层中包含的电荷及陷阱等会对该元件造成更加明显的干扰。整体来看，后一类元件对总剂量辐射进行抵抗的性能，要比前一类元件差。以上是对于几种SOI元件典型特性的分析。1.3 本论文主要研究内容和结构安排 本文主要章节内容为第一章，绪论。本章节主要对半导体集成电路制造工艺的发展历史，FDSOI工艺技术的发展情况以及对FDSOI发展
31、的可靠性关键因素这三个方面进行了详细的阐述，展开描述了集成电路制造工艺技术从体硅CMOS工艺，到FinFetCMOS工艺，再到FDSOICMOS工艺的发展历程，介绍了这三种具有里程碑意义的技术的特性和优缺点，重点介绍了FDSOICMOS工艺技术的应用前景与挑战，以及影响其应用可靠性关键因素。第二章，引起FDSOI场效应晶体管器件性能可靠性退化的热载流子注入效应的机理介绍。简述了FDSOI场效应晶体管实际在电路应用过程中受到的热载流子应力来源，常见的四种热载流子种类介绍，及其相关的物理机理，着重介绍了热载流子注入效应引起的器件可靠性退化表现出的电学现象。 第三章，FDSOI场效应晶体管的基本电学
32、特性表征与分析。通过对FDSOI技术制备的场效应晶体管（NMOSFET、PMOSFET ）的基本制作结构和特性进行表征，进一步了解该工艺技术的特性。第四章，FDSOI场效应晶体管通过对该论文研究的场效应晶体管进行热载流子退化测试，提取在退化过程中器件的所有电学参数的变化趋势，及给出相应的解释，分析得出基本的退化机理。第五章，总结。本章节对本论文的主要内容和研究成果进行总结，并对该方向的发展进行了展望。2 影响FDSOI CMOS 集成电路可靠性的热载流子效应机理热载流子效应会给电路带来深远影响，因此本章会针对热载流子效应进行分析讨论。2.1 电路中FDSOI mosfet 受到的热载流子应力热载流子，具备高能量的载流子，即动能大于它的平均动能，所以具备较高的运动速度，当载流子在工作过程中获得很多能量的时候，成为热载流子，比如在电场的作用下，会不断获得动能，速度不断的提升，最终获得较大的动能
