1、计算机组成原理典型例题讲解分析设计计算：1.CPU构造如图1所示，其中有一个累加存放器AC，一个状态条件存放器，各局部之间的连线表示数据通路，箭头表示信息传送方向。（1）标明图中四个存放器的名称。（2）简述指令从主存取到控制器的数据通路。（3）简述数据在运算器和主存之间进展存 / 取访问的数据通路。 图1解：（1）a为数据缓冲存放器 DR ，b为指令存放器 IR ，c为主存地址存放器，d为程序计数器PC。（2）主存 M 缓冲存放器 DR 指令存放器 IR 操作控制器。（3）存贮器读 ：M 缓冲存放器DR ALU AC存贮器写 ：AC 缓冲存放器DR M2. 某机器中，配有一个ROM芯片，地址空
2、间0000H3FFFH。现在再用几个16K8的芯片构成一个32K8的RAM区域，使其地址空间为8000HFFFFH。假设此RAM芯片有/CS和/WE信号控制端。CPU地址总线为A15A0,数据总线为D7D0,控制信号为R/W，MREQ(存储器请求)，当且仅当MREQ和R/W同时有效时，CPU才能对有存储器进展读(或写)。1满足条件的存储器，画出地址码方案。2画出此CPU与上述ROM芯片和RAM芯片的连接图。解：存储器地址空间分布如图1所示，分三组，每组16K8位。由此可得存储器方案要点如下：（1）用两片16K*8 RAM芯片位进展串联连接，构成32K*8的RAM区域。片地址 ：A0A13 ，片
3、选地址为：A14A15；（2）译码使用2 ：4 译码器；（3）用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平有效时，译码器工作。（4）CPU的R / /W信 号与RAM的/WE端连接，当R / W = 1时存储器执行读操作， 当R / W = 0时，存储器执行写操作。如图1图1CPU与芯片连接如图2：图23. 某机器中，配有一个地址空间为(00001FFF)16的ROM区域，现在用一个SRAM芯片8K8位形成一个16K16位的ROM区域，起始地址为200016 。假设SRAM芯片有/CS和/WE控制端，CPU地址总线A15A0 ，数据总线为D15D0 ，控制信号为R / /W读 /
4、 写，/MREQ当存储器读或写时，该信号指示地址总线上的地址是有效的。要求：（1）满足条件的存储器，画出地址码方案。（2）画出ROM与RAM同CPU连接图。解 ：存储器地址空间分布如图1所示，分三组，每组8K16位。由此可得存储器方案要点如下：（5）组地址 ：A12A0 A0为低位；（6）组号译码使用2 ：4 译码器；（7）RAM1 ，RAM 2 各用两片SRAM芯片位进展并联连接，其中一片组成高8位，另一片组成低8位。（8）用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平有效时，译码器工作。（9）CPU的R / /W信 号与SRAM的/WE端连接，当R / W = 1时存储器执行读
5、操作， 当R / W = 0时，存储器执行写操作。如图2图1图24. 参见以下图数据通路，画出数据指令“STAR1,(R2)的指令周期流程图，其含义是将存放器R1的容传送至R2为地址的存贮单元中。标出各微操作信号序列。解：5. 用16K1位的动态RAM芯片构成64K8位的存储器，要求： (1)画出该存储器组成的逻辑框图 (2)设存储器的读写周期均为0.5s，CPU在1s 至少要访问存一次。试问采用那种刷新方式比拟合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：1根据题意，存储器总容量为64KB，故地址线总需16位。现使用16K1位的DRAM芯片，共需32
6、片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如下图，其中使用一片2：4译码器(2) 根据条件，CPU在1s至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比拟合理。DRAM存储器来讲，两次刷新的最大时间间隔是2ms. DRAM芯片读/写周期为0.5s。假定16K1位的RAM芯片由128128矩阵存储元构成，刷新时只对128行进展异步式刷新，那么刷新间隔为2ms/128 =15.6s，可取刷新信号周期为15s .6.某16位机运算器框图如下图，其中ALU为加法器，SA,SB为锁存器，4个
7、通用存放器的读/写控制符号如下表所示：(1)请设计微指令格式具体考虑控制字段，顺序控制字段只画框图(2)“ADD R0,R1”指令完成R0 + (R1) R1的操作，画出微程序流程图.解：(1)微指令格式如下： 1 2位 1 2位 1 1 1 1 1 1 RRA0RA1WWA0WA1 LDSALDSBLSBLSBresetIP字段下址字段 其中LDSA,LDSB为锁存器打入信号， CLR为SB清零信号；LSB为SB送原码控制信号， /LSB为SB送反码控制信号； I为公共微程序信号(2)流程图如图:7. 某计算机的数据通路如下图，其中M主存， MBR主存数据存放器， MAR主存地址存放器， R
8、0-R3通用存放器， IR指令存放器， PC程序计数器具有自增能力， C、D-暂存器， ALU算术逻辑单元此处做加法器对待，移位器左移、右移、直通传送。所有双向箭头表示信息可以双向传送。请按数据通路图画出“ADDR1，R2+指令的指令周期流程图。该指令的含义是两个数进展求和操作。其中源操作地址在存放器R1中，目的操作数寻址方式为自增型存放器间接寻址先取地址后加1。解：“ADD R1，R2+指令是SS型指令，两个操作数均在主存中。其中源操作数地址在R1中，所以是R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但R2的容在取出操作数以后要加1进展修改。指令周期流程图如图8. 以下图所示的处理
9、机逻辑框图中，有两条独立的总线和两个独立的存贮器。指令存贮器IM最大容量为16384字字长18位，数据存贮器DM最大容量是65536字字长16位。设处理机指令格式为： 17 10 9 0 OP X加法指令可写为“ADD X(R1)。其功能是AC0 + Ri+ XAC1，其中Ri+ X局部通过寻址方式指向数据存贮器，现取Ri为R1。1 请写出以下各存放器的位数：程序计数器PC； 指令存放器IR；累加存放器 AC0和AC1；通用存放器R0R3；指令存储器的地址存放器IAR；指令存储器的数据缓冲存放器IDR；数据存储器的地址存放器DAR；数据存储器的数据缓冲存放器DDR。2 试画出ADD指令从取指令
10、开场到执行完毕的指令周期流程图。解：1 PC=14位 IR=18位 AC0=AC1=16位 R0R3=16位 IAR=14位 IDR=18位 DAR=16位 DDR=16位2 加法指令“ADD XRi是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用存放器的容Ri加上指令格式中的X量值决定，可认为这是一种变址寻址。指令周期流程图如图3。图39.某计算机有8条微指令I1I8，每条微指令所包含的微命令控制信号见下表，aj 分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。解：答案不唯一为了压缩指令字的长度，必须设法把一个
11、微指令周期中的互斥性微命令信号组合在一个小组中，进展分组译码。经分析，e,f,h和b,i, j可分别组成两个小组或两个字段，然后进展译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进展直接控制，其整个控制字段组成如下： 01 e 01 b 直接控制10 f 10ia c d g 11 h 11j 4位 2位 2位10.设有一运算器数据通路如图2所示。假设操作数a和b补码已分别放在通用存放器R1和R2中，ALU有，M传送三种操作功能。要求：（1）指出相容性微操作和相斥性微操作。（2）用字段直接译码法设计适用此运算器的微指令格式。图2解： 1 相斥性微操作有如下五组：移位器R
12、，L，VALU+，-，MA选通门的4个控制信号B选通门的7个控制信号 存放器的4个输入和输出控制信号相容性微操作：A选通门的任一信号与B选通门控制信号B选通门的任一信号与A选通门控制信号ALU的任一信号与加1控制信号五组控制信号中组与组之间是相容性的2每一小组的控制信号由于是相斥性的，故可以采用字段直接译码法，微指令格式如下：abcdefX X XX X XX XX XXX X X X332214001 MDRA 001 PCB 01 + 01 R 1+1 0001 Pcout010 R1A 010 R1B 10 - 10 L 0010 Pcin011 R2A 011 R1B 11 M 11
13、V 0011 R1out100 R3 A 100 R2B 0100 R1in101 R2B 0101 R2out110 R3B 0110 R2in111 R3B 0111 R3out 1000 R3in【例】CPU的地址总线16根(A15A0，A0为低位)，双向数据总线8根(D7D0)，控制总线中与主存有关的信号有MREQ(允许访存， 低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：08191为系统程序区，由只读存储芯片组成；819232767为用户程序区；最后(最址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K8位(控制端仅有CS);SRAM：16K1位，2K8位，4K8位，8K8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及38译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。【解】 主存地址空间分布如下图。根据给定条件，选用EPROM：8K8位芯片1片。SRAM：8K8位芯片3片，2K8位芯片1片。38译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K8位芯片还需加门电路译码。主存储器的组成与CPU连接逻辑图如下图：
