1、组长签字： 年 月 日目录摘要11 实习公司简介22 实习内容32.1 顶层设计32.2 顶层模块42.3 分频器模块42.4 按键消抖模块52.5 计时模块62.6 显示模块73 系统调试及运行结果分析73.1 硬件调试73.2 软件调试83.3 调试过程及结果94 总结10摘要FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在 PAL、 GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点 。目前以硬件描述语言（V
2、erilog或VHDL）所完成的电路设计，可以经过简单的综合与布 局， 快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。这些可编辑元件可以被用来实现一 些基本的逻辑门电路（比如AND 、OR、XOR、NOT ）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA 里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip flop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，一个出厂后的成品FPGA 的逻辑块的连接可以按照设计者而改变， 所以 FPGA 可以完成所需要的逻辑功能。本 文 设计的 实 验板 目 的就
3、是验证 所 设计 的 电路的 逻辑 功 能。 实 验板 以EP1C6Q240C8为主，配以存储器、数据配置、复位、实时时钟、I/O 口分配、扩展接口、独立按键及LED、液晶显示、数码管显示、蜂鸣器和电源等功能电路。而其中的独立按键及LED、液晶显示、数码管显示、蜂鸣器就是验证时的直接展现。关键字： FPGA，时序仿真111 实习公司简介北京至芯科技是一家专注于中国高新技术培训和传播的高科技服务机构，致力于FPGA，DSP， 低功耗等电子类前沿技术的设计研究，应用和推广。公司拥有数十名在相关领域有着丰富开发经验和管理经验的专家，以及包括在xilinx，Altera，清华，北大，中科院等知名机构任
4、职的专家顾问团队，服务于包括世界500强在内的知名公司及国内各大军工集团所属研究所、高等院校。Altera FPGA培训班（至芯FPGA培训中心） FPGA设计初级培训班是针对于FPGA设计技术初学者的课程。课程不仅是对FPGA结构资源和设计流程的描述，更重要的是对FPGA结构资源、设计流程和设计工具的归纳、总结与升华，让学习者能够透过表面现象看到FPGA设计技术的实质，通过FPGA培训初级研修班学习者会更快速进入FPGA设计领域，进而为掌握FPGA设计技术打下基础。在夏宇闻教授的带领下，至芯科技汇聚了一批来自国内外大型公司的资深技术专家和行业精英, 该团队成员在FPGA领域均有5年以上的大型
5、项目系统开发及团队管理经验。 至芯就业班已顺利毕业学员达数千人，且均已找到满意的工作，工资起薪达4千至8千元，工作五年后均达到15-18万元/年，他们中的很多人已经成为FPGA领域中坚力量！2 实习内容基于FPGA设计完成电子日历电路设计。（1） 分别显示年，月，日和周信息；（2） 按键控制复位和显示切换；（3） 从秒开始计时，逐级向上进位产生分，时，日，月，年；（4） 秒由小数点闪烁显示；（5） 使用实验开发板进行下板验证实现；（6） 完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、时序仿真、下载验证等。2.1 顶层设计采用自顶向下的设计方法，首先根据数字时钟的功能要求
6、进行顶层设计和分析，用FPGA实现系统的计时、显示驱动、按键输入处理、仿广播电台整点报时的功能。根据实训平台的硬件资源情况，输入信号包括时钟输入和按键输入，其中系统时钟由实训平台核心板50MHz晶振提供，拨码开关作为校时、闹钟时间设置和复位的信号输入，输出信号包括峰鸣器控制输出、8位动态数码管位选和段选控制输出。数字电字时钟系统主要有分频器模块、按键消抖模块、计时模块、整点报时和闹铃模块和显示驱动模块构成。顶层模块如下图所示：2.2 分频器模块分频器模块的主要功能是为其他模块提供时钟信号。输入端口：50MHz的时钟信号；输出端口：1Hz、500Hz和1kHz三种频率的时钟信号。如下图所示：2.
7、3 按键消抖模块作为机械开关的键盘，在按键操作时，机械触点的弹性及电压突跳等原因，在触点闭合或开启的瞬间会出现电压抖动，如下图所示。实际应用中如果不进行处理将会造成误触发。按键去抖动关键在于提取稳定的低电平状态，滤除前沿、后沿抖动毛刷。对于一个按键信 号，可以用一个脉冲对它进行采样。如果连续三采样为低电平，可以认为信号已经处于键稳定状态，这时输出一个低电平按键信号。继续采样的过程中如果不能满足连续三次采样为低，则认为键稳定状态结束，这时输出变为高电平。按键消抖模块功能是消除校时按键的机械抖动。消抖时钟，按键K1，K2和K3；校时信号set_h，校分信号set_m，显示模式mode。2.4 计时
8、模块计时模块是数字钟的主体电路，包括正常计时、对时间进行校正、设置闹钟时间和判断闹铃等功能。clk_1Hz_in，秒计时脉冲输入；mode，校时和闹钟设置功能切换信号输入；set_h，set_m，校时和闹钟设置信号；nCR，复位信号。time_data，时分秒BCD码输出；equ，闹钟标志。计时模块如下图所示：2.5 显示模块显示模块参考模块二中的数码管动态扫描项目。显示模块如下图所示：3 系统调试及运行结果分析3.1 硬件调试在软件联机调试之前，首先要确定硬件是否完全正确。检查方面主要包括：（1） PC机的接口和核心板上的JTAG下载口是否连接正确；（2） 蜂鸣器的电路是否为通路；（3） 检
9、查接地、电源线是否连接正确；（4） LED七段数码管显示正常。引脚分布如下表：3.2 软件调试在确定好硬件系统正确之后，我对本设计进行分模块的软件调试。在与主程序衔接时，主程序和各子程序也需作相应的改动，以便与子程序更好的衔接，特别是显示子程序需作较大改动，以便对不同内容进行显示。软件编译后的结果：3.3 调试过程及结果调试过程按照：显示模块时间模块键盘模块时间设定及其显示模块闹铃、整点报时设定及其显示模块的顺序进行调试。4 总结在FPGA上设计和调试都需要耐心，时钟设计在生活中无处不在，设计的过程要考虑到应用的习惯，设计更人性化的体验，才会是一个好的设计。在Verilog HDL语言的学习上还存在一些问题，没有深入的学习，对于有些语法错误，还需要仔细的查找。如果将这个数字时钟应用于现实生活中，还存在些许的问题。例如操作起来没那么的方便等等。
