1、瑞萨杯全国大学生电子设计竞赛E题结题报告2011年全国大学生电子设计竞赛简易数字信号传输性能分析仪（E题）【本科组】2011年9月3日摘 要本题设计一个简易数字信号传输性能分析仪，CycloneIII FPGA芯片为核心，外设必要的辅助电路（包括信号调制，采样保持，D/A转换和IO模块等）。基于Cyclone III 系列FPGA嵌入高性能的嵌入式IP核(Nios)处理器软核，代替传统DSP芯片或高性能单片机。FPGA能够轻松实现高频数字信号和伪随机信号的产生和准确的信号分析处理。由FPGA内部50MHz时钟通过PLL锁相环电路分频得到10kbps-100 kbps数据率10 kbps为步进的
2、数字信号和数据率10Mbps的2n系列伪随机信号。采用VHDL语言编程，可以清晰描述逻辑设计的结构，波形激励和VHDL原码调试器使得系统调试更为灵活快速。关键词：FPGA PLL锁相环 IP核 VHDL语言Abstract: The problem to design a simple digital signal transmission performance analyzer, to Xilinx, Inc. Cyclone III FPGA chip as the core, peripherals necessary auxiliary circuit (including sign
3、al modulation, sample and hold, D / A converter and IO modules, etc.). Altera Cyclone III FPGA family based on an embedded high-performance embedded IP core (Nios) soft core processor, instead of the traditional high-performance microcontroller or DSP chip. FPGA can easily achieve high-frequency dig
4、ital signal and the pseudo-random signal generation and accurate signal analysis and processing. 50MHz clock from the FPGA internal PLL through the PLL circuit by dividing 10kbps-100 kbps data rate in steps of 10 kbps data rate of 10Mbps digital signal and the pseudo-random signal 2n series. Using V
5、HDL language programming, you can clearly describe the logical design of the structure, incentives and the waveform of the original VHDL code debugger makes the system more flexible and rapid commissioning.Keywords: FPGA PLL phase-locked loop IP core VHDL language目 录1.总体方案选择与论证.4 1.1方案一论证.4 1.2方案二论证
6、.42.理论分析与计算.5 2.1低通滤波器的分析设计.5 2.2加法器和衰减器的分析设计.6 2.3伪随机m序列数字信号的产生.7 2.4信号源发生器设计.8 2.5同步信号的提取设计.8 2.6眼图的显示方法分析.93.硬件电路设计.10 3.1 FPGA最小系统板.10 3.2低通滤波器电路.10 3.3信号调理电路.11 3.4 DAC电路设计.11 3.5 ADC电路设计.11 3.6显示和按键电路.11 3.7低通滤波器无线选调电路的设计.11 3.8直流稳压电源设计.114.软件设计.12 4.1编程环境和开发工具.124.2程序功能描述与设计思路.125.测试方案与测试结果13
7、 5.1测试仪器.13 5.2测试方案.13 5.3测试结果及分析.146.总结147.参考文献148.附录电路原理图152011年 E题 简易数字信号传输性能分析仪本题设计一个简易数字信号传输性能分析仪，以Xilinx公司CycloneIII FPGA芯片为核心，外设必要的辅助电路（包括信号调制，采样保持，D/A转换和IO模块等）。采用VHDL语言编程，实现数字信号和伪随机信号的发生，通过数字信号分析电路分析信号传输性能。简易数字信号传输性能分析仪一、总体方案选择与论证数字信号传输性能分析仪由数字信号发生器，伪随机信号发生器，低通滤波器，数字信号分析电路几部分组成。方案一：采用C8051F0
8、21作为系统核心，C8051F021是一种集成度高、功能强的单片机芯片，适合于要求可靠性高、速度快和扩展功能强的应用系统。与以前的51系列单片机相比，C8051F020增添了许多功能，同时其可靠性和速度也有了很大提高。C8051F021微控制器的内核CIP51在保持CISC结构及指令系统不变的基础上对指令实行流水作业，该器件废除了机器周期的概念，它的指令以时钟周期为运行单位，因而大大提高了指令的运行速度。C8051F021可以实现数字信号和伪随机信号的发生，信号在频率较高时稳定性很差，垂直分辨率较低，可用DDS直接数字式频率合成器辅助，来提高信号的稳定性，垂直分辨率。这种方案电路比较简单，结构
9、简洁，但以C8051F021为核心产生的信号频率不高，稳定性不强，无法达到题目“产生数据率10kbps-100kbps数字信号和数据率10Mbps伪随机信号”的要求。方案二：用FPGA可编程逻辑器件作为控制及数据处理的核心，FPGACycloneIII内部集成2个PLL锁相环,可以把外部时钟倍频,核心频率可以到几百M,而单片机运行速度低的多.在高速场合,单片机无法代替。FPGA管脚多,容易实现大规模系统。单片机IO口有限,而FPGA动辄数百IO,可以方便连接外设。比如一个系统有多路AD,DA,单片机要进行仔细的资源分配,总线隔离,而FPGA由于丰富的IO资源,可以很容易用不同IO连接各外设。F
10、PGA内部程序并行运行,有处理更复杂功能的能力。单片机程序是串行执行的,执行完一条才能执行下一条,在处理突发事件时只能调用有限的中断资源;而FPGA不同逻辑可以并行执行,可以同时处理不同任务,这就导致了FPGA工作更有效率。FPGA50MHz的内部时钟通过PLL锁相环电路经过分频处理后可以轻松产生本题要求的10kbps-100kbps数字信号和10Mbps伪随机信号，而且精度高，稳定性强，电路简单。综上所述比较可得，方案二既可以满足题设基本要求，有能充分发挥扩展部分，使系统达到更强的可控性和稳定性的同时保证数据率误差低于1%的高精确度，电路简洁，易于操作，所以采取该方案。 二、理论分析与计算1
11、.低通滤波器的分析设计滤波器是一种使用信号通过而同时抑制无用频率信号的电子装置,在信息处理、数据传送和抑制干扰等自动控制、通信及其它电子系统中应用广泛。滤波一般可分为有源滤波和无源滤波,有源滤波可以使幅频特性比较陡峭,而无源滤波设计简单易行,但幅频特性不如有源滤波器,而且体积较大。从滤波器阶数可分为一阶和高阶,阶数越高,幅频特性越陡峭。高阶滤波器通常可由一阶和二阶滤波器级联而成。采用集成运放构成的RC有源滤波器具有输入阻抗高,输出阻抗低, 可提供一定增益,截止频率可调等特点。设计分析二阶有源滤波器的典型结构如图图1 二阶有源低通滤波器电路 (1) 其中,Y1Y5为导纳,考虑到Up=UN,根据K
12、CL可求得。式(1)是二阶压控电压源滤波器传递函数的一般表达式, 式中, Auf = 1+ RF /R 6。只要适当选择Yi, ,就可以构成低通、高通、带通等有源滤波器。二阶有源低通滤波器特性分析设Y1=1/R1,Y2=sC1,Y3=0,Y4=1/R2,Y5=sC2,将其代入式(1)中, 得到压控电压源型二阶有源低通滤波器的传递函数为 (2)其中,A0=Auf=1+RF/R6 。式(2)为二阶低通滤波器传递函数的典型表达式。其中,为特征角频率,Q称为等效品质因数。选择运放：本题要求设计的三个低通滤波器的截止频率分别为100kHz、200kHz、500kHz,截止频率误差绝对值不大于10%。设计
13、要求的截止频率较高,因此要求运放的频带较宽,选用通频带较宽的运放,本设计选用运放MC4558,带宽为 19MH z,适合用于波形发生电路脉冲放大电路等。输出电流较大,精度高,满足设计要求。MC4558引脚配置如图图2 MC4558引脚配置图电路设计与计算：为设计方便选取R1=R2=R,C1=C2=C,则通带截止频率为,可首先选定电容C=1000pF,计算得R=1.59k,选R=1.6k.2.加法器和衰减器的分析设计本电路使用两个AD811高速运放，AD811引脚配置如图图3 AD811引脚配置图AD811是一款宽带电流反馈型运算放大器，-3dB带宽为120MHz (G=+2)，差分增益和相位误
14、差分别为0.01%和0.01(RL=150W)。除了低差分增益和相位误差外，它还满足严苛的0.1dB增益平坦度要求，带宽达到35MHzG=+2)。无论驱动一条还是两条后部端接的75W电缆，均可达到这一性能，而且电源电流低至16.5mA。此外，AD811的额定电源电压范围为4.5V至18V。AD811也特别适合注重瞬态响应性能的脉冲应用。最大压摆率可以达到2500V/s以上，2V步进时0.1%建立时间少于25ns，10V步进时0.01%建立时间少于65ns。低失真特性（带宽最高可达10MHz）和宽单位增益带宽，使AD811非常适合用作数据采集系统中的ADC或DAC缓冲器。由于它是一款电流反馈型放
15、大器，因此可在整个宽范围内保持这一带宽。由AD811组成的加法器如图附录1由AD811组成的衰减器如图附录23.伪随机m序列数字信号的产生m序列又称最长线性反馈移存器序列，它可由PLL锁相环电路生成，如图所示。图4 线性反馈移位寄存器图中示出一个一般的线性反馈移存器的组成。图中一级移存器的状态用ai表示，ai=0或aii反馈线的连接状态用ci表示，ci表示此线接通(参加反馈)，ci=0表示此线断开。移存器在定时脉冲的控制下，一步步向外移位输出，其速率称Chip速率。由于反馈的存在，移存器的输入端受控地输入信号。不难看出，若初始状态为全“0”，则移位后得到的仍为全“0”。m序列的特性分析假如一个
16、序列，一方面它的结构(或形式)是有规律的可以预先确定的，并且是可以重复地产生和复制的；另一方面它又具有某种随机序列的随机特性，便称这种序列为伪随机序列。m序列仿真波形如图图5 M序列仿真波形简单的说伪随机序列是具有某种随机特性的确定序列。m序列是目前应用最广泛的伪随机序列，其采用“0”和“1”二元编码，具有以下性质： 1.均衡性，在m序列的一个周期中，“0“1”的数目基本相等。“1”比“0”多一个。2.游程分布游程：序列中取值相同的那些相继的元素合称为一个“游程”。游程长度：游程中元素的个数。m序列中，长度为1的游程占总游程数的一半；长度为2的游程占总游程的14。长度为k的游程占总游程数的2-
17、k，且长度为k的游程中，连0与连1的游程数各占一半。3.移位相加特性(线性叠加性)m序列和它的移位序列模二相加后所得序列仍是该列。即若ml是周期为P的m序列经r次延迟移mm=m，其中m为m某次延迟移位后的序列。4.信号源发生器的设计FPGA外接50M有源晶振通过PLL锁相环电路产生50.4M时钟信号，再经分频产生步进为10kpbs的10kpbs100kpbs的信号，因为50.4M为1-9的公倍数，容易进行分频处理,得到本题要求的信号。采样时钟信号信号源信号经20分频，在信号上升沿开始采样，下一个上升沿采样结束，受内部RAM容量限制，采用顺序采集20个信号的方法。FPGA内部RAM只能存储327
18、68个数据，以12.6M的信号采10K信号，共采样25200个数据。 5.同步信号的提取设计在数字通讯系统中，由于消息是一串相继的信号码元序列，解调时常需要知道每个码元的起止时刻。接收机在进行抽样判断时，抽样判断时刻应位于每个码元的终止时刻，因此，接收端必须产生一个用作抽样判断的定时脉冲序列，它和接收码元的终止时刻应该对齐，这就需要同步。本设计利用VHDL语言编写程序,QuartusII作为开发及仿真工具，通过FPGA的数字锁相环实现同步信号的提取。数字锁相位同步提取原理：位同步锁相法的基本原理是在接收端利用鉴相器比较接收源码和本地时钟产生的位同步信号的相位，若两者不一致，鉴相器就产生误差信号
19、，并通过位控制器调整位同步信号的相位，直至获得准确的位同步信号为止。FPGA实现位同步的方案：由于输入码元是不归零的二进制随机序列，不包含同步信息。同步信号提取的过程为首先进行微分整流得到位同步基准，并将它送入相位比较器，相位比较器将它和分频计数器的输出进行比较，并判断时同步、滞后还是超前，然后输出相应的信号给控制器，控制器再对分频值进行调整，直到输入和输出同步为止。FPGA实现位同步原理框图如图图6 FPGA实现位同步原理框图位同步信号的提取接收码元的相位提取可以从基带信号的过零点提取，传统的提取方法是微分整流法，本设计采用一个D触发器和一个异或门连提取输入信息的边缘信息。基准信号提取电路如
20、图图7 基准信号提取电路本部分设计采用FPGA数字锁相环技术提取同步信号，该部分具有电路可靠性强，功耗低，电路体积小，资源占用少等优点。6.眼图的显示方法分析眼图的形成 ：眼图是一系列数字信号在示波器上累积而显示的图形，其形状类似于眼睛，故叫眼图。在用余辉示波器观察传输的数据信号时，使用被测系统的定时信号，通过示波器外触发或外同步对示波器的扫描进行控制，由于扫描周期此时恰为被测信号周期的整数倍，因此在示波器荧光屏上观察到的就是一个由多个随机符号波形共同形成的稳定图形。实时示波器眼图实现原理如图图8 实时示波器眼图实现原理这种图形看起来象眼睛，称为数字信号的眼图，眼图结构框架如图图9 眼图结构框
21、架示波器测量的一般信号是一些位或某一段时间的波形，更多的反映的是细节信息。而眼图则反映的是链路上传输的所有数字信号的整体特性。眼图的结构图如图图10 眼图的结构图1.最佳抽样时刻应是“眼睛”张开最大的时刻；2.眼图斜边的斜率决定了系统对抽样定时误差的灵敏程度；斜率越大，对定时误差越灵敏；3.眼图的阴影区的垂直高度表示信号的畸变范围；4.眼图中央的横轴位置对应于判决门限电平； 5.过零点失真为压在横轴上的阴影长度，有些接收机的定时标准是由经过判决门限点的平均位置决定的，所以过零点失真越大，对定时标准的提取越不利。6.抽样时刻上、下两阴影区的间隔距离之半为噪声容限，噪声瞬时值超过它就可能发生错误判
22、决。三、硬件电路设计1FPGA最小系统板F PGA最小系统板采用的是Xilinx公司CycloneIII FPGA芯片。用FPGA可编程逻辑器件作为控制及数据处理的核心，FPGA内部集成锁相环,可以把外部时钟倍频,核心频率可以到几百M,而单片机运行速度低的多.在高速场合,单片机无法代替。FPGA管脚多,容易实现大规模系统。FPGA最小系统框图如图附录32低通滤波器的电路选择运放：本题要求设计的三个低通滤波器的截止频率分别为100kHz、200kHz、500kHz,截止频率误差绝对值不大于10%。设计要求的截止频率较高,因此要求运放的频带较宽,选用通频带较宽的运放,本设计选用宽带集成运算放大器M
23、C4558,带宽19MHz。MC4558采用双列8脚贴片式封装，内部包括有两个独立的、高增益、内部频率补偿的双运算放大器，MC4558适合于电源电压范围很宽的单电源工作模式，也适用于双电源工作模式，在推荐的工作条件下，电源电流与电源电压无关适合用于波形发生电路脉冲放大电路等，输出电流较大,精度高,满足设计要求。截止频率为100kHz的低通滤波器原理图如图附录4截止频率为100kHz的低通滤波器原理图如图附录5截止频率为100kHz的低通滤波器原理图如图附录6。使用两个AD811高速运放，AD811是一款宽带电流反馈型运算放大器，-3dB带宽为120MHz (G=+2)，差分增益和相位误差分别为
24、0.01%和0.01(RL=150W)。AD811引脚配置如图2。除了低差分增益和相位误差外，它还满足严苛的0.1dB增益平坦度要求，带宽达到35MHzG=+2)。无论驱动一条还是两条后部端接的75W电缆，均可达到这一性能，而且电源电流低至16.5mA。此外，AD811的额定电源电压范围为4.5V至18V。AD811也特别适合注重瞬态响应性能的脉冲应用。最大压摆率可以达到2500V/s以上，2V步进时0.1%建立时间少于25ns，10V步进时0.01%建立时间少于65ns。低失真特性（带宽最高可达10MHz）和宽单位增益带宽，使AD811非常适合用作数据采集系统中的ADC或DAC缓冲器。由于它
25、是一款电流反馈型放大器，因此可在整个宽范围内保持这一带宽。3信号调理电路设计加法器加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。加法器电路原理图如图附录7衰减器 衰减器是在指定的频率范围内，一种用以引入一预定衰减的电路。一般以所引入衰减的分贝数及其特性阻抗的欧姆数来标明。用衰减器实现放大器的输入端、输出端电平的控制、分支衰减量的控制。衰减器电路原理图如图附录84DAC电路设计此部分电路
26、采用12位单通道并行DAC芯片TLV5619，TLV5619是一个微处理器和TMS320系列兼容的并行接口的12位电压输出DAC。具有12个双缓冲数据位，使输出可以异步更新。TLV5619为低功耗高性能DAC,在正常操作期间，5V电源供电的功耗为8毫瓦，将DAC设定为掉电模式，功耗可降至50纳瓦。输出电压由一个2增益的轨至轨放大器提供。TLV5619原理框图如图附录9。5. ADC电路设计TLC5510是8位CMOS,20MSPS模拟到数字转换器（ADC），采用semiflash架构。TLC5510包括内部采样和保持电路，具有高阻抗模式，内部参考电阻的并行输出。semiflash架构闪速转换器
27、相比，降低功耗和芯片尺寸。通过实施2步的过程中转换，比较器的数目显著减少。数据输出有效的延迟为2.5个时钟周期。TLC5510使用VDDA三个内部参考电阻创建一个2V标准满量程转换，。只有外部跳线都需要实现此选项，并消除了外部参考电阻器的需要。 6.显示和按键电路用一位数码管09来显示信号源的10个频段，一个复位键和一个频段选调键。7.低通滤波器无线选调电路的设计本题要求设计三个低通滤波器来模拟信号传输过程中的信道噪声干扰，三个低通滤波器的截止频率分别为100KHz、200KHz、500KHz。本部分电路通过C8051F021单片机控制模拟开关CD4067来自动需要的低通滤波器，并通过无线模块
28、和液晶显示来实现本部分电路的可视化、智能化电路。此部分电路分为主机和从机两部分。通过无线模块实现双机通信，外辅模拟开关CD4067，从而达到对低通滤波器的选择。主机电路原理图如图附录10从机原理图如图附录128直流稳压电源设计直流稳压电源部分通过开关电源分别获得12V和5V的电压。其中主控模块FPGA3.3V和2.5V的供电，采用两块三端可调稳压器LM317得到。LM317应用电路输出电压V0=1.25（1+R2/R1），式中1.25是集成稳压块输出端与调整端之间的固有参考电压VREF，电阻R1常取值120240，此处选R1为200，经计算，提供3.3V和2.5V电压时R2分别为330和200
29、。低通滤波器电路所需12V供电由电源稳压芯片MC78M12和MC79M12提供；A/D和D/A电路的+5V、-5V电压分别由电源稳压芯片MC78M05和MC79M05提供。四.软件设计1.编程环境和开发工具本设计利用VHDL语言编写程序,QuartusII作为开发及仿真工具。FPGA采用VHDL语言编程，VHDL语言能够成为标准化的硬件描述语言并获得广泛应用,VHDL语言主要具有以下优点：(1)VHDL语言功能强大,设计方式多样，VHDL语言具有强大的语言结构,只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时,它还具有多层次的电路设计描述功能。(2)VHDL语言具有强大的硬件描述能力。VHDL语言具有多层次的电路设计描述功能，描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。(3)VHDL语言具有很强的移植能力VHDL语言很强的移植能力主要体现在:对于同一个硬件电路的VHDL语言描述,它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。(4)VHDL语言的设计描述与器件无关。采用VHDL语言描述硬件电路时,设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化,而不需要考虑其他的问题。当硬件电路的设计描述
