1、嵌入式系统一般没有系统软件和应用软件的明显区分，不要求功能设计和实现的过于复杂，这既有利于控制系统成本，同时也有利于实现系统安全。v 专用性强。嵌入式系统的个性化很强，软件和硬件的结合非常紧密，一般要针对硬件进行软件的设计，即使在同一品牌、同一系列的产品中也需要根据硬件的变化和增减对软件不断进行修改。同时针对不同的任务，往往需要对系统进行较大更改，程序的编译下载也要同系统相结合。v 实时操作系统支持。嵌入式系统的应用程序可以不需要操作系统的支持直接运行，但为了合理地调度多任务，充分利用系统资源，用户必须自行选配实时操作系统（Real-Time Operating System，RTOS）开发平
2、台，这样才能保证程序执行的实时性和可靠性，减少开发时间，保障软件质量。v 专门开发工具支持。嵌入式系统本身不具备自主开发能力，即使在设计完成以后用户通常也不能对程序功能进行修改，必须有一套开发工具和环境才能进行开发。开发工具和环境一般基于通用计算机的软硬件设备、逻辑分析仪和信号示波器等。在嵌入式系统的软件开发过程中，采用C语言将是最佳的选择。由于汇编语言是非结构化的语言，不能胜任大型的结构化程序设计，必须采用更高级的C语言进行设计。随着半导体技术的不断发展，片上系统（System on a Chip，SOC）成为嵌入式应用领域的热门方向之一。SOC最大的特点是成功实现了软硬件的无缝结合，直接在
3、处理器芯片内嵌入操作系统的代码模块。此外，SOC有极高的综合性，在一个芯片内部运用VHDL等硬件描述语言可以实现复杂的系统。用户使用SOC，不需要再像传统的系统设计一样绘制庞大复杂的电路板，而只需要使用相应的开发工具，将处理器、存储器和接口逻辑集成在一起，并开发相应的软件，编译仿真之后就可以直接交付芯片厂商进行生产。SOC通常是专用集成电路（ASIC），所以不为用户所熟知，而且其开发周期长，生产成本高，产品不能进行修改。随着可编程逻辑器件（Programmable Logic Device，PLD）的广泛应用，可编程片上系统（System on a Programmable Chip，SOPC
4、）越来越多地受到人们的关注。SOPC是在PLD上实现SOC，PLD的可编程性使SOPC的设计和实现非常方便。用户可以灵活地进行系统硬件和软件设计，还可以在现场进行系统修改。PLD性能的不断提高，也使SOPC的性能越来越高。Altera是PLD的大生产商，生产的PLD有CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field Programmable Gate Array，现场可编程门阵列）两大系列。CPLD和FPGA的结构有所不同，但功能差别不大，作为新产品的FPGA要比早期的CPLD性能强大。Altera的SOPC嵌入式处理器（
5、Embedded Processor）解决方案有两种：嵌入ARM922T硬核的Excalibur器件和用于FPGA的可配置Nios嵌入式处理器软核。1.2 Nios嵌入式处理器Nios嵌入式处理器是用户可配置的通用RISC嵌入式处理器，它是一个非常灵活和强大的处理器。Nios处理器的易用和灵活已经使它成为世界上最流行的嵌入式处理器。嵌入式设计者利用SOPC Builder系统开发工具能够很容易地创建自己的处理器系统。SOPC Builder可用于集成一个或多个可配置的带有许多标准外围设备的Nios CPU，并利用自动形成的Avalon交换结构总线将这些系统连接在一起。可配置Nios CPU是N
6、ios处理器系统的核心，它能够被灵活配置而适用于各种各样的应用。例如一个16位Nios CPU，在片内ROM中运行一个小程序，可以制作成一个实际的序列发生器或控制器，并且能够代替固定编码的状态机。又如一个32位Nios CPU，与外围设备、硬件加速单位和自定义指令一起，构成一个功能强大的32位嵌入式处理器系统。Nios嵌入式处理器的独特性（例如自定义指令和并行的多控制器Avalon交换结构总线）使它不同于市场上其他的处理器软核。这些特性允许Nios用户通过用简单的而非传统的方法加速和优化自己的设计。32位和16位Nios嵌入式处理器典型配置的比较如表1-1所示。表1-1 Nios嵌入式处理器典
7、型配置比较特 性32位Nios CPU16位Nios CPU数据总线宽度/bit3216算术逻辑单元（ALU）宽度/bit内部寄存器宽度/bit地址总线宽度/bit指令长度/bit逻辑单元数（LEs）（典型值）125MHz注： 其具体数值与器件结构有关。Nios嵌入式处理器指令系统结构的设计具有以下特性：v 在Altera FPGA中有效实现。 使用最少的逻辑单元。 使用最少的存储单元。 最大的时钟速度。v 用SOPC Builder容易进行系统集成。 简单的存储器接口。 标准的可配置外围设备库。 在CPU、外围设备和存储器之间自动形成Avalon交换结构接口逻辑电路。v 为编译嵌入式软件优化
8、指令系统结构。 灵活的寻址方式。 大容量内部寄存器组的有效利用。 快速的中断处理。v 硬件加速模块。 有效算法实现。 MSTEP指令：单步乘法单元。 MUL指令：快速整数乘法单元。v 自定义指令Nios嵌入式处理器支持Altera主流FPGA的全部系列，器件支持如表1-2所示。表1-2 Nios嵌入式处理器器件支持器 件说 明Stratix II最高的性能，最高的密度，大量的存储资源，特性丰富的平台Stratix GX最高的性能结构，高速串行收发器Cyclone低成本，替代ASIC，适用于价格敏感的应用APEX II高密度，高性能，支持高速差分I/O标准Mercury高性能，高带宽，中密度，包
9、括时钟数据恢复（CDR）支持Excalibur高性能，处理器硬核解决方案APEX 20K/KE/KC高性能，中到高密度FLEX 10K/KE低成本，低到中密度ACEX 1KHardCopy高密度，大批量ASIC替换器件随着超过1万个Nios开发套件的交付使用，Nios嵌入式处理器已经成为嵌入式处理器软核的标准。3.0版本的Nios嵌入式处理器具有更高的性能，包括：v 更快地存取低成本的SDRAM器件。v 片内指令和数据高速缓存。v 支持实时调试的JTAG调试器。v 增强的Avalon交换结构总线。Nios嵌入式处理器的系统组件、开发工具和开发平台如表1-3所示。表1-3 Nios嵌入式处理器系
10、统组件、开发工具和开发平台系 统 组 件开 发 工 具开 发 平 台CPUSOPC Builder开发套件Avalon交换结构总线Quartus II设计软件软件授权外围设备GNUPro嵌入式软件开发工具片内调试模块第三方工具1.3 Nios系统组件Nios嵌入式处理器系统包括一个或多个Nios CPU、Avalon交换结构总线和其他组件。Altera的SOPC Builder系统开发工具可以自动生成这些组件以及连接它们的总线。下列组件可用于生成基于Nios处理器的嵌入式系统：v Nios CPU。v Avalon总线。v 外围设备和存储器接口。v 片内调试模块。设计者能够使用SOPC Bui
11、lder设计Nios处理器系统，如图1-1所示。图1-1 Nios处理器系统Nios处理器系统包含带指令和数据高速缓存的Nios CPU、片内调试模块、直接存储器存取（DMA）控制器、常用外围设备（PIO、UART、以太网端口和存储器接口等）和并行多控制器Avalon交换结构总线。1.3.1 Nios CPU结构Nios CPU是16位和32位结构可配置并包含五级流水线的通用RISC微处理器。16位和32位Nios CPU都使用16位指令格式以减少程序代码长度和指令存储宽度。Nios CPU指令系统针对SOPC和编译嵌入式应用进行优化。Nios CPU结构包括：v 指令系统。v 寄存器组。v
12、高速缓存。v 中断处理。v 硬件加速。Nios嵌入式处理器采用改进的哈佛存储器结构，CPU带有分离的数据和程序存储器总线控制。SOPC Builder系统开发工具允许用户容易地指定系统中Avalon控制器和从属设备之间的连接，这些从属设备可以是存储器或外围设备。Nios指令总线是16位，用于从存储器中读取指令。Nios数据总线宽度是16位或32位，分别用于Nios CPU的16位或32位配置。（1）指令系统Nios指令系统支持C和C+程序编译，包括算术和逻辑运算、位操作、字节读、数据传送、流程控制和条件转移等指令。指令系统包含丰富的寻址方式以减少代码长度和提高处理器性能。（2）寄存器组Nios
13、 CPU有一个大容量的窗口化的通用寄存器组、8个控制寄存器、一个程序计数器和一个用于指令前缀的K寄存器。通用寄存器在16位Nios CPU中是16位，在32位Nios CPU中是32位。寄存器组可配置为包含128、256或512个寄存器。软件可以通过包含32个寄存器的滑动窗口存取这些寄存器，滑动窗口的移动间隔是16个寄存器。滑动窗口允许快速地进行寄存器切换，加速子程序的调用和返回。（3）高速缓存可配置的Nios CPU可以有选择地包含指令和数据高速缓存。高速缓存通常通过提供局部存储系统提高CPU的性能，这个局部存储系统可以快速地响应CPU产生的总线事件。Nios高速缓存的实现是采用简单的直接映
14、射的连续写入结构，这种结构设计能够用最少的器件资源消耗获得最大的性能。（4）中断处理Nios处理器允许多达64个矢量中断。中断源有三类：外部硬件中断、内部中断和软件中断。Nios中断处理模式能够准确地处理所有内部中断。用户可以有选择地禁止TRAP指令软件中断、硬件中断和内部中断。这项选择能够减少Nios系统的大小，但只用于处理器不运行复杂软件的系统。（5）硬件加速Nios指令系统可以利用硬件提高系统性能。特殊的周期密集型软件操作可以用硬件显著地提高系统性能。这项特性通过修改指令系统提供。Nios处理器有两种指令系统修改方法：自定义指令和标准CPU选项。 自定义指令开发者可以通过向Nios处理器
15、指令系统中添加自定义指令加快时间要求严格的软件算法。开发者也可以用自定义指令在单周期和多周期操作中执行复杂的处理任务。另外，用户添加的自定义指令逻辑电路可以访问Nios系统外的存储器和逻辑电路。复杂的操作序列可以在硬件中简化为单指令的执行。这项特性允许开发者为数字信号处理（DSP）、分组标题处理和计算密集操作优化自己的软件。Altera的SOPC Builder软件提供一个图形用户界面（GUI），开发者利用这个图形用户界面可以向Nios嵌入式处理器中添加多达5个自定义指令。 标准CPU选项Altera提供单独的预定义指令来提高软件性能。MUL和MSTEP指令就是两个与其他的硬件一起实现的预定义
16、指令。当用户在SOPC Builder中选择这些CPU选项时，相关逻辑被增加到算术逻辑运算单元（ALU）。例如，如果用户选择执行MUL指令，整数乘法器被自动地添加到CPU的ALU中，并在两个时钟周期内完成16位与16位的乘法操作。相同的操作用循环的软件程序实现需要80个时钟周期。硬件加速乘法器的资源利用和时钟周期如表1-4所示。表1-4 硬件加速乘法器的资源使用和时钟周期乘法器选项逻 辑 单 元时钟周期1616=32时钟周期3232=32无（软件）80250MSTEP12518MUL370220 两个无符号的16位数整乘产生一个无符号的32位结果。两个有符号的16位数整乘产生一个有符号的32位
17、结果。 两个无符号的32位数整乘产生一个无符号的32位结果。两个有符号的32位数整乘产生一个有符号的32位结果。 当使用Stratix器件时，MUL在DSP模块中实现，不使用额外的逻辑单元。另外，Nios CPU包括一个内部移位单元用于实现逻辑和算术移位指令。CPU使用固定的桶状移位逻辑在两个时钟周期内完成全部的移位操作。硬件加速操作对可编程逻辑器件（PLD）中的处理器软核非常有利。Nios开发者可以在速度和面积间选择，增加了SOPC设计的灵活性。1.3.2 Avalon交换结构总线Avalon交换结构总线是Altera开发的用于Nios嵌入式处理器的参数化接口总线，由一组预定义的信号组成，用
18、户用这些信号可以连接一个或多个IP模块。Altera的SOPC Builder系统开发工具自动地产生Avalon交换结构总线逻辑。Avalon交换结构总线需要极小的FPGA资源，提供完全的同步操作，它的重要特性有：v 简单的基于向导的配置。v 并行的多控制器。v 多达4GB的地址空间。v 同步接口。v 嵌入的地址译码。v 带延迟的读写操作。v 数据流处理。v 动态的外围设备接口大小。（1）简单的基于向导的配置Altera的SOPC Builder系统开发工具中易于使用的图形用户界面引导用户进行增加外围设备、指定控制器和从属设备关系以及定义存储地址等操作。Avalon交换结构总线按照用户从向导界
19、面的输入自动形成。（2）并行的多控制器Nios开发者可以按照自己的特殊操作需要创建自定义的系统总线结构，优化自己的系统数据流。Avalon交换结构总线支持所有总线控制器的并行事务处理，并自动地为共享外围设备和存储器接口进行仲裁。另外，直接存储器存取（DMA）设备能被用于与其从属设备一起提供总线控制能力。在传统的总线中，单个仲裁器控制一个或多个总线控制器跟总线从属设备进行通信，由于每次只能有一个控制器可以存取系统总线而形成带宽瓶颈，如图1-2所示。图1-2 传统总线结构Avalon交换结构总线使用从属设备侧仲裁技术，使并行多控制器操作最大限度地提高系统性能。如果多个控制器同时存取从属设备，则由从
20、属设备侧仲裁决定哪一个控制器得到从属设备的存取权，如图1-3所示。图1-3 并行多控制器Avalon交换总线结构在这样的系统中，快速以太网等高速外围设备可以在不暂停CPU的情况下直接存取数据存储器。通过允许独立于CPU的存储器存取，Avalon交换结构总线优化了数据处理过程，提高了系统吞吐量。（3）多达4GB的地址空间存储器和外围设备可以映射到32位地址空间的任何地方。换句话说，CPU（或其他的总线控制器）有多达4GB的可寻址存储器范围。（4）同步接口所有的Avalon信号和Avalon总线时钟同步，这使相应的Avalon交换结构总线时间性能简单化，便于高速外围设备的集成。（5）嵌入的地址译码
21、SOPC Builder创建的Avalon交换结构总线自动地为所有外围设备（甚至用户自定义外围设备）形成片选信号，这可极大地简化基于Nios处理器系统的设计。分离的地址和数据通路为片内用户逻辑提供了一个极其容易的连接，用户自定义外围设备不需要数据和地址总线周期译码。（6）带延迟的读写传输Avalon交换结构总线可以完成带延迟的读写操作，这种延迟传输是很有用的。这是因为，控制器可以先发出读写请求，在执行一个无关的任务后接收数据。这项特性对发送多个读写请求到一个已知延迟的从属设备也非常有用。例如，这对在连续的地址内同时进行取指令操作和DMA传输非常有好处。在这种情况下，CPU或DMA控制器可以预取
22、预定的数据，以减少同步存储器的平均存取延迟。（7）数据流处理带Avalon交换矩阵的数据流处理在数据流控制器和数据流从属设备之间建立一个开放的通道，以完成连续的数据传送。这些通道允许数据在控制器和从属设备对之间流动。控制器不必连续地读取从属设备中的状态寄存器来决定从属设备是否可以发送或接收 数据。数据流处理在控制器和从属设备对之间获得最大的数据吞吐量，并避免在从属设备上出现数据溢出。这对DMA传输尤其有用。（8）动态的外围设备接口大小动态的总线大小允许Nios开发者使用低成本的窄的存储器件，这些存储器件可以和Nios CPU的总线大小不匹配。例如，32位数据总线的系统可以容易地集成8位闪速存储
23、器器件。在这样的系统中，如果必要的话，动态的总线大小调整逻辑自动地执行多总线周期，以便从窄的外围设备中取出宽的数据值。SOPC Builder自动地添加完成大小调整和定位调整所需要的专用逻辑。1.3.3 外围设备Nios嵌入式处理器包括可以在Altera可编程逻辑中实现的标准外围设备库，Altera提供给用户这些外围设备的Verilog HDL或VHDL源代码以及所有系统综合需要的软件程序。设计者能够使用SOPC Builder系统开发工具配置自己的Nios处理器系统。利用SOPC Builder直观的向导用户界面，设计者可以配置系统组件、映像地址、主/从关系和中断优先顺序等。Nios外围设备
24、库包括的外围设备如表1-5所示。表1-5 Nios外围设备库外 围 设 备定时器32位定时器，能被用作周期性脉冲发生器或系统监视定时器PIO132位并行I/O接口（输入、输出和边沿捕捉）UART通用串行接口，波特率、数据位、校验位和停止位可调，流量控制信号可选SPI3线主/从串行外设接口DMA控制器在外围设备和存储器之间有效地进行批量数据传送存储器接口连接片内ROM和RAM，片外SRAM、Flash、SDRAM和串行配置器件以太网接口与可选的Nios以太网开发套件一起使用用户逻辑接口连接片内用户逻辑或片外器件另外，设计者也可以使用SOPC Builder很容易地像使用标准外围设备一样集成用户的
25、自定义模块。1.3.4 片内调试模块Altera的合作伙伴First Silicon Solutions（FS2）和Accelerated Technology（Mentor Graphics的嵌入式系统分公司）提供给Nios嵌入式处理器系统开发者世界级的调试工具。Nios开发套件支持的不同级别的调试工具如图1-4所示。图1-4 Nios开发套件支持的调试工具可配置的Nios CPU可选择包括FS2的片内调试模块（OCI）。OCI提供包括运行控制、硬件断点、监视点、片内跟踪和片外跟踪等内部电路仿真器。用户可以使用Altera开发套件中的ByteBlaster II下载电缆或FS2的目标系统分析
26、器（ISA）连接OCI，用Accelerated Technology的代码调试工具或Red Hat的Insight调试程序在主程序中存取OCI。1.4 Nios开发环境Nios嵌入式处理器系统的开发环境包括硬件和软件两部分，即Nios开发板和Nios开发工具，两者均包含在Nios开发套件中。Nios系统设计员可以使用Nios开发工具创建高性能的可编程片上系统（SOPC）。有效的Nios嵌入式处理器开发工具允许用户配置一个或多个Nios CPU，从标准库中添加外围设备，综合处理自定义系统，与Quartus II设计软件一起编译系统，用Red Hat的GNUPro软件开发工具进行程序设计、连编和
27、调试。Nios嵌入式系统的开发流程包括硬件开发和软件开发两大部分，如图1-5所示。图1-5 Nios嵌入式系统开发流程硬件开发的步骤如下。用SOPC Builder生成Nios嵌入式处理器，用Quartus II将Nios嵌入式处理器和其他逻辑电路结合进行设计输入，然后进行编译（包括分析综合和布局布线），最后通过下载电缆将硬件配置数据下载到FPGA中。软件开发的步骤如下。利用SOPC Builder生成的软件文件，用文本编辑器编写汇编语言或C/C+源程序，用GNUPro将源程序连编（包括汇编/编译和连接）成可执行程序，并通过下载电缆对可执行程序进行调试和运行。也可以用第三方软件进行程序调试。可以看出：
