1、B7 -B0并行8位，输出G7-G0并行8位，提示：当i7时:G（ i） =B（i+1）xorB（i）,G（7）=B（7）。综合题：有一个10MHz的时钟源，为得到 4Hz，3Hz，2Hz和1Hz的信号， 请设计一种分频器。实验设备及软件Quartus II 9.0同组人员学号及姓无参考文献1王振红，VHDL电路设计与应用实践教程：机械工业出版社。2徐向民，数字系统设计及 VHDL实践：3毛为勇，祁中洋，王兰，基于 FPGA的任意小数分频器的设计： 桂林航天工业高等专科学校学报实验目的:8位格雷码编码器及高速分频器设计1.全面了解如何应用该硬件描述语言进行高速集成电路设计2.通过软件使用、设计
2、与仿真环节使学生熟悉 EDA-VHDL开发环境3.通过对基本题、综合题的设计实践，使学生掌握硬件系统设计方法 （自底向上或自顶向下），熟悉VHDL语言三种设计风格，并且培养 应用VHDL语言解决实际问题的能力。实验设备：PC机实验课题:一、8位格雷码编码器1、 主要功能设计一个8位（bit）二进制码输入，输出8位格雷码的编码器（输入：B7 -B0 并行 8 位，输出 G7-G0 并行 8 位，提示：当 i7 时:G（i）=B（i+1）xorB（i）,G7）=B。2、 设计原理根据组合逻辑电路的分析方法，先列出其真值表再通过卡诺图化简， 可以 很快 的找出格雷码与二进制码之间的逻辑关系。其转换规
3、律为：高位同，从高 到低看异 同，异出 1同出 0也就是将二进制码转换成格雷码时，高位 是完全相同的，下一位格雷码是1还是0完全是相邻两位二进制码的“异” 还是“同” 来决定。下面举一个简单的例子加以说明。假如要把二进制码10110110转换成格雷码，则可以通过下面的方法来完 成，方法如图1-1。二进制码:Gr町码;1-13、功能仿真说明：B7B0为输入信号，二进制码为：10110110G7G0为输出信号，格雷码为：111011014、实验代码:见附录二、高速分频器设计1、主要功能设计一个分频器，对lOMhz的时钟源进行分频，以得到 4Hz,3Hz,2Hz,1Hz 的时钟。2、设计原理CD整体
4、思路因为lOMhz时钟源速度很快，直接分频成1Hz级别的时钟的话分频系数太 大，虽然思路简单，但是在实现时会造成 quartus的寄存器资源消耗殆尽，导致 编译失败。所以我先通过10分频和100000分频将lOMhz时钟源分频为10Hz的时钟 源，然后对10Hz的时钟源分别进行2.5分频，3.3分频，5分频，10分频。从而 得至U 4Hz，3Hz，2Hz，1Hz的时钟源。原理框图如图2-1所示。图2-1（02.5分频模块原理设计一个模3的计数器，再设计一个扣除脉冲电路，加在模 3计数器输出之后，每来两个脉冲就扣除一个脉冲（实际上是使被扣除的脉冲变成很窄的脉冲， 可由异或门实现），就可以得到分频
5、系数为2.5的小数分频器。设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、 一个二分频器和一个异或门组成， 如图2-2所示。在实现时，模N计数器可设计 成带预置的计数器，这样就可以实现任意分频系数为 N-0.5的分频器。电路原理图如图2-2所示。图2-23.3分频模块设计3设置一个计数器，令其初始值为0；在时钟源elk的每一个上升沿，计数器 加上Q,若计数器里面的值小于P,则发出删除一个脉冲的信号，将delete置为 低电平；若其值大于P,则将计数器的值减去P,并且将delete置为高电平，不 发出删除脉冲的信号。本实验中要将一个10Hz的时钟源分频为3Hz的时钟信号，
6、则 Q=3 P=10b电路原理图如图2-3所示。图2-345分频模块设计定义两个计数器，分别对输入时钟的上升沿和下降沿进行计数，然后把这 两个计数值输入一个组合逻辑，用其控制输出时钟的电平。这是因为计数值为奇数，占空比为50%，前半个和后半个周期所包含的不是 整数个elk in的周期。5分频，前半个周期包含2.5个elk in周期，后半个周期包 含2.5个elkin周期。510分频模块设计定义一个计数器对输入时钟进行计数， 在计数的前一半时间里，输出高电平，在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为 50%的偶数分频信号。10分频，计数值为04输出高电平，计数值为59输出低电
7、 平。由于题目所给的lOMhz时钟信号频率过大，如果直接对它进行分频的话将难 以看到完整的结果，但如果将仿真时间调长，则仿真速度过慢，所以在仿真中， 我将第一次分频的分频系数调低，然后选择适当的输入时钟频率，以验证 2.5分频，3.3分频，5分频，10分频的正确性。仿真结果如图2-4所示。E I ri知ThrUhkx初 0 bl UD Q M ro.c 4tD a bt ft M 4H D fj SQ.O b* STC 0 u flIO D m D.D UA p bi TID.D mI I I p-； I p t I L1 rn i i ri 1 n, 一一一 n, 一 n. , , 口， ，
8、 ， ， n. . . n. . . n. . . . n. . . n. . . n.m图2-44、实验代码 见附录二设计总结本实验主要是运用 VHDL 语言实现格雷码编码器和高速分频器的设计，相 对于其他的来说，本实验比较简单，但在实际做的时候还是遇到不少的问题。 在编译时出现了许多错误，经过反复修改编译，再修改再编译最终排除了 所有的错误。在仿真时一开始看不到完整的结果，通过调节分频系数以及输入时钟频率 的等手段仿真成功，验证了 2.5分频， 3.3分频， 5 分频， 10分频的正确性。收获和体会在老师布置好题目后， 我仔细进行设计， 通过查阅各参考书， 最终把实验 做出来了， 达到了老
9、师对本实验的要求。 在这次设计中我收获颇丰， 首先最直接 的收获就是我巩固了这节课所学的知识， 把它运用到实践中去， 并且学到了许多 在课本中所没有的知识， 通过查阅相关知识， 进一步加深对 EDA 的了解。 其次， 我们不管做什么都不能粗心， 如我们在输入程序是， 把字母打错了时， 保存文件 时命名与程序中的名称不一样时， 都会导致编译错误， 在此过程中虽然浪费了不 少时间，但这也让我注意到在实际做设计时应该注意的问题， 意识到自己的不足， 对学过的知识了解不够深刻，掌握的不足够。总的来说，这次设计还算成功，也让我明白了要把理论知识与实践结合起来， 从实践中强化自己的理论，才能更好提高自己的
10、实际动手能力和独立思考能力。 如果在设计过程中遇到问题时， 我们要有耐心并细心的查找错误， 这也是学习的 过程。附录格雷码编码器源代码library ieee;use ieee.std_logic_1164.all;entity green isport（B:in std_logic_vector（7 downto 0）; G:out std_logic_vector（7 downto 0）; end green;architecture code of green is beginG（7） = B（7）;G（6） = B（7） XOR B（6）;G（5） = B（6） XOR B（5）;G（
11、4） = B（5） XOR B（4）;G（3） = B（4） XOR B（3）;G（2） = B（3） XOR B（2）;G（1） = B（2） XOR B（1）;G（0） = B（1） XOR B（0）; end code;附录二高速分频器源代码use ieee.std_logic_signed.all;use ieee.std_logic_unsigned.all;entity div2 is generic（N10: integer:=10;N105:=100000;N3:=3;N5:=5;N2:N10:=10）;port（cp_10mhz:in std_logic; delete: b
12、uffer std_logic; cp_10hz:out std_logic; cp_4hz:buffer std_logic; cp_3hz: cp_2hz: cp_1hz:out std_logic -tempout:inout std_logic ）;end div2;architecture clk of div2 is signal cp1mhz:std_logic;signal cnt_1mhz: integer range 0 to N10-1;signal cp10hz:signal cnt_10hz: integer range 0 to N105-1;signal cnt_
13、1hz:signal cnt_2hz1, cnt_2hz2: integer range 0 to N5-1; signal cnt_3hz: integer :=0;SIGNAL clk_4hz, dix: STD_LOGIC;SIGNAL cnt_4hz: constant P :integer:constant Q :-SIGNAL delete: std_logic;beginclk_4hz = cp10hz XOR dix;-clk=cp10hz xor div2;process（cp_10mhz） - 计数 1Mhzif（cp_10mhzevent and cp_10mhz=1）
14、then if（cnt_1mhzN10-1） then cnt_1mhz = cnt_1mhz+1;elsecnt_1mhz = 0;end if;end process;process（cnt_1mhz） - 根据计数值，控制输出时钟脉冲的高、低电平 beginif（cnt_1mhzN10/2） thencp1mhz = ;010Hzprocess（cp1mhz） - 计数if（cp1mhzevent and cp1mhz=） then if（cnt_10hzN105-1） then cnt_10hz = cnt_10hz+1; else cnt_10hz end if;process（cn
15、t_10hz） - 根据计数值，控制输出时钟脉冲的高、低电平 beginif（cnt_10hzN105/2） thencp10hz cp_10hz end process;1Hzprocess（cp10hz） - 计数if（cp10hzevent and cp10hz=） then if（cnt_1hzN10-1） then cnt_1hz = cnt_1hz+1; elsecnt_1hz process（cnt_1hz） - 根据计数值，控制输出时钟脉冲的高、低电平 beginif（cnt_1hzcp_1hz 2Hzprocess（cp10hz） then -shangshengyanjis
16、hu if（cnt_2hz1N5-1） then cnt_2hz1 = cnt_2hz1+1;cnt_2hz1 process（cp10hz）begin if（cp10hz） then -xiajiangyanjishu if（cnt_2hz2N5-1） thencnt_2hz2 = cnt_2hz2+1;cp_2hz when cnt_2hz1（N5-1）/2 or cnt_2hz2（N5-1）/2 else process（clk_4hz）if（clk_4hzevent and clk_4hz=） then if（cnt_4hz=0） then cnt_4hz = N2-1; cp_4hz
17、 cnt_4hz = cnt_4hz-1; - 模 N 计数器减法计数 cp_4hz process（cp_4hz）begin if（cp_4hzevent and cp_4hz=） then dix = not dix; -输出时钟二分频 end if;4Hz-置整数分频值 N） then cnt_3hz=cnt_3hz+Q; if（cnt_3hzP） then delete=else cnt_3hz=cnt_3hz-P; delete process（cp10hz,delete） begincp_3hz=cp10hz and delete;end clk;3hz设计成绩评定评分内容具体要求总分评分上机时间上机时间是否达到要求的学时，按照实际情况给 与一定的成绩。10分报告审阅结果报告结构严谨，文字通顺，用语符合技术规范， 图表清楚，书写格式规范，不与别人雷同。30分验 收 结 果原理原理清楚，能较好地理解课题任务并提出实施方 案。20分完成情况独立完成规定设计任务，论证、分析、设计、计 算、结构、建模、实验正确合理，有一定的创新。操作能熟练操作相关工具软件，并利用工具软件完成 设计任务。总成绩（五分制）100分
