半导体集成电路真题精选.docx
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半导体集成电路真题精选.docx
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半导体集成电路真题精选
2020年半导体集成电路真题精选
[填空题]
1集成度
参考答案:
一个芯片上容纳的晶体管的数目
[填空题]
2如图电路中,用一个电阻而不是电流源来提供1mA的尾电流。
已知:
(W/L)1,1=25/0.5,VTH=0.6V,μnCox=50μA/V2,λ=γ=0,VDD=3V。
如果Rss上的压降保持在0.5V,则输入共模电压应为多少?
参考答案:
[填空题]
3简述硅栅p阱CMOS的光刻步骤?
参考答案:
P阱光刻,光刻有源区,光刻多晶硅,P+区光刻,N+区光刻,光刻接触孔,光刻铝线
[填空题]
4什么是MOS晶体管的有源寄生效应?
参考答案:
MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生MOS管和寄生PNPN(闩锁效应),这些效应对MOS器件的工作稳定性产生极大的影响。
[填空题]
5为什么基区薄层电阻需要修正。
参考答案:
基区薄层电阻扩散完成后,还有多道高温处理工序,所以杂质会进一步往里边推,同时表面的硅会进一步氧化。
形成管子后,实际电阻比原来要高,所以需要修正。
[填空题]
6在如图所示的电路中,M2管的宽度是M1的两倍。
计算Vin1和Vin2的偏置值相等时的小信号增益。
参考答案:
[填空题]
7输入短路电流
参考答案:
指电路被测输入端接地,而其它输入端开路时,流过接地输入端的电流。
[填空题]
8瞬态导通延迟时间
参考答案:
tPHL-(实用电路)从输入电压上升沿中点到输出电压下降沿中点所需要的时间。
[填空题]
9为什么TTL与非门不能直接并联?
参考答案:
当电路直接并联后,所有高电平的输出电流全部灌入输出低电平的管子,可能会使输出低电平的管子烧坏。
并会使数出低电平抬高,容易造成逻辑混乱。
[填空题]
10什么是差动信号?
简单举例说明利用差动信号的优势。
参考答案:
差动信号信号定义为两个结点电位之差,且这两个结点的电位的相对于某一固定电位大小相等,极性相反。
在差动信号中,中心电位称为“共模”电平。
差动工作与单端工作相比,一个重要的优势在于它对环境噪声具有更强的抗干扰能力。
例如在电路中的两条相邻的信号,分别传输易受干扰的小信号和时钟大信号,由于两条线之间存在耦合电容,小信号就会受到干扰,因此,将易受干扰的小信号分成两个大小相等,相位相反的信号进行传输,那么时钟对这两个信号的干扰相同,从而使其差值保持不变。
差动信号的另一个有用的特性是增大了可得到的最大电压摆幅。
和单端的同类电路相比,差动电路的优势还包括偏置电路更简单和更高的线性度。
虽然差动电路所占地面积增大,但其众多优点使其重要性远超过了面积可能增加的缺憾。
[填空题]
11为什么MOS晶体管会存在饱和区和非饱和区之分(不考虑沟道调制效应)?
参考答案:
晶体管开通后,其漏源电流随着漏源电压而变化。
当漏源电压很小时,随着漏源电压的值的增大,沟道内电场强度增加,电流随之增大,呈现非饱和特性;而当漏源电压超过一定值时,由于载流子速度饱和(短沟道)或者沟道夹断(长沟道),其漏源电流基本不随漏源电压发生变化,产生饱和特性。
[填空题]
12增强型负载nMOS反相器有哪两种电路结构?
简述其优缺点。
参考答案:
[填空题]
13比较工作在线性区和饱和区的MOS为负载时的共源级的输出特性。
参考答案:
[填空题]
14求解CMOS反相器的逻辑阈值,并说明它与哪些因素有关?
参考答案:
[填空题]
15举例说明什么是有比反相器和无比反相器。
参考答案:
有比反相器在输出低电平时,驱动管和负载管同时导通,其输出低电平由驱动管导通电阻和负载管导通电阻的分压决定。
为保持足够低的低电平,两个等效电阻应保持一定的比值。
当驱动管为增强型N沟MOSFET,负载管为电阻或增强型MOSFET或耗尽型MOSFET时,即E/R反相器、E/E反相器、E/D反相器属于有比反相器。
而无比反相器在输出低电平时,只有驱动管导通,负载管是截止的,理想情况下,输出低电平为0。
当驱动管为增强型N沟MOSFET,负载管为P沟MOSFET时,即CMOS反相器即属于无比反相器,具有理想的输入低电平0。
[填空题]
16如图所示的电路,画出跨导对VDS的函数曲线。
参考答案:
[填空题]
17简述CMOS静态逻辑门功耗的构成
参考答案:
CMOS静态逻辑门的功耗包括静态功耗和动态功耗。
静态功耗几乎为0。
但对于深亚微米器件,存在泄漏电流引起的功耗,此泄漏电流包括栅极漏电流、亚阈值漏电流及漏极扩散结漏电流。
动态功耗包括短路电流功耗,即切换电源时地线间的短路电流功耗和瞬态功耗,即电容充放电引起的功耗两部分。
[填空题]
18根据下面的电路回答问题:
分析电路,说明电路的B区域完成的是什么功能,设计该部分电路是为了解决NMOS传输门电路的什么问题?
参考答案:
当传输高电平时,节点n1电位升高,当电位大于反向器IV1的逻辑阈值时,反向器输出低电平,此低电平加在P1管上,P1管导通,n1的电位可以上升到VDD。
当传输低电平时,节点n1电位较低,当电位小于反向器IV1的逻辑阈值时,反向器输出高电平,此高电平加在P1管上,P1管截止,n1的电位保持传输来的低电平。
说明B部分电路具有电荷保持电路的功能。
设计该部分电路是为了解决NMOS传输门电路由于阈值电压不能正确传输高电平的问题。
[填空题]
19画出六管单元的SRAM晶体管级原理图。
并简述其原理。
参考答案:
[填空题]
20分析电路,已知静态反向器的预充电时间,赋值时间和传输延迟都为T/2。
说明当输入产生一个 0->1 转换时会发生什么问题?
当 1->0 转换时会如何?
如果这样,描述会发生什么并在电路的某处插入一个反向器修正这个问题。
参考答案:
如果输入产生一个 1->0 转换时不存在问题,只要当赋值阶段开始时输入是稳定的。
然而,如果输入产生一个0->1转换,Out1 将开始预充电到1,而在赋值阶段开始以后一段时间变为0。
在我们的例子中这个时间为T/2。
这能够使下一个PDN在Out1变低前将Out2拉低,并且在Out2中引起误差。
要解决这个问题,在PDN产生Out2 前插入这个反向器。
[填空题]
21用图说明 如何给SR锁存器加时钟控制。
参考答案:
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[填空题]
22以下两图属于同类型存储器单元。
试回答以下问题:
这两种存储单元有什么区别?
分别简述工作原理。
参考答案:
PROM允许用户根据需要进行一次编程,但信息一但也入,就不可再改写。
(a)熔丝型PROM存储单元是由晶体管的发射极连接一段镍铬熔丝组成。
在正常的工作电流下,熔丝不会被烧断。
当选中某一单元时,若此单元的熔丝未被烧断,则晶体管导通,回路有电流,表示该单元存储信息“1”,而若此单元的熔丝已被烧断,就构不成回路故无电流流过,表示该单元存储信息“0”.
(b) PN结击穿PROM存储单元是一双背靠背连接的二极管跨接在对应的字线和位线的交叉处,因此在正常的情况下不导通,芯片中没有写入数据,一般认为编程前全部单元都是“0”。
当用户编程时,通电将要写入“1”的单元中那只反接的二极管击穿,于是这一单元可以有电流流过,这表示写入了“1”.
[填空题]
23连接下面两个锁存器使它们构成主从触发器,并画出所连的主从触发器的输入输出波形图
参考答案:
[填空题]
24根据多路开关真值表画出其传输门结构的CMOS电路图。
参考答案:
[填空题]
25对一个512×512的NORMOS,假设平均有50%的输出是低电平,有一已设计电路的静态电流大约等于0.21mA(输出电压为1.5V时),则总静态功耗为(),就从计算得到的功耗看,这个电路设计的()(“好”或“差”)。
参考答案:
0.14W;差
参考解析:
总静态功耗为(512/2)×0.21mA×2.5V=0.14W,这样的功耗在集成电路设计中与期望相差甚远,所以这个电路设计不好。
[填空题]
26以下两图属于同类型存储器单元。
试回答以下问题:
它们两个都是哪一种类型存储器单元?
分别是什么类型的?
参考答案:
同属于现场可编程ROM(PROM),(a)为熔丝型PROM存储单元;(b)为PN结击穿PROM存储单元。
[填空题]
27确定图中ROM中存放地址0,1,2和3处和数据值。
并简述工作原理。
参考答案:
(0)0100;
(1)1001;
(2)0101;(0)0000;
工作原理:
此电路的一个基本特性是在下拉链中的所有晶体管都必须全部导通才能产生一个低电平值。
字线必须以负逻辑模式工作。
字线默认为高电平1,被选中行的字线置0,因此未被选中行的晶体管都导通。
如果行线和字线的交叉处不存在任何晶体管,由于串联链上所有其它的晶体管都被选上,所以输出被下拉,因此该处存储的值是0。
反之,如果交叉处存在一晶体管,当相关的字线被置于低电平时这个晶体管不导通,这会导致输出高电平,相当于读取1。
[填空题]
28对1TDRAM,假设位线电容为1pF,位线预充电电压为1.25V。
在存储数据为1和0时单元电容Cs(50fF)上的电压分别等于1.9V和0V。
这相当于电荷传递速率为4.8%。
求读操作期间位线上的电压摆幅。
参考答案:
[填空题]
29给出一管单元DRAM的原理图,并给出版图。
参考答案:
[填空题]
30如图所示,假设VTH0=0.6V,γ=0.4V1/2,而2ϕF=0.7V。
如果VX从-∞到0变化,画出漏电流的曲线。
参考答案:
[填空题]
31如图中,电路被设计成额定增益为10,即1+R1/R2=10。
要求增益误差为1%,确定A1的最小值。
参考答案:
[填空题]
32给出三管DRAM的原理图。
并按图中已给出的波形画出X和BL1波形,并大致标出电压值。
(选作)试问有什么办法提高refresh time?
参考答案:
[填空题]
33给出ADC的主要技术指标及含义。
参考答案:
ADC的主要技术指标为:
A. 分辩率:
数字量变化一个最低有效位即1LSB所需要的输入模拟电压的变化量,取决于满量程和位数
B. 转换时间(速率):
完成一次从模拟量到数字量所需的时间,在输出端模拟电压的变化量。
C. 量化误差:
ADC的有限分辩率阶梯状传输特性曲线与无限精度传输特性曲线之间的最大偏差。
通常为1LSB或1/2LSB。
[填空题]
34在集成电路中常用的PNP管主要有两大类:
()
参考答案:
横向PNP管和衬底PNP管
[填空题]
35试问单管DRAM单元的读出是不是破坏性的?
怎样补充这一不足?
(选作)有什么办法提高refreshtime?
参考答案:
单管DRAM单元的读出是破坏性的,存放在单元中的电荷数量在读操作期间会被修改,因此为了使一次读操作后再恢复它原来的值,单管DRAM中读和刷新操作必然互助交织在一起。
提高refresh time 的方法有:
降低温度,增大电容存储容量。
[填空题]
36简述集成运放的组成
参考答案:
差分输入级、中间增益级、推挽输出级和各级的偏置电路。
[填空题]
37所谓的0.13um的工艺能力(technology)代表的是什么意义?
参考答案:
是指工厂的工艺能力可以达到0.13um的栅极线宽。
当栅极的线宽做的越小时,整个器件就可以变的越小,工作速度也越快。
[填空题]
38给出单管DRAM的原理图。
并按图中已给出的波形画出X波形和BL波形,并大致标出电压值。
参考答案:
[填空题]
39Lasermark是什么用途?
WaferID又代表什么意义?
参考答案:
Lasermark是用来刻waferID,WaferID就如同硅片的身份证一样,一个ID代表一片硅片的身份。
[填空题]
40一般的阱区离子注入调整电性可分为那三道步骤?
功能为何?
参考答案:
阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件
电子特性,一般包含下面几道步骤:
①Well Implant :
形成N,P 阱区;
②Channel Implant:
防止源/漏极间的漏电;
③Vt Implant:
调整Vt(阈值电压)。
[填空题]
41简述sram,flashmemory及dram的区别?
参考答案:
sram:
静态随机存储器,存取速度快,但容量小,掉电后数据会丢失,制造成本较高,通常用来作为快取(CACHE) 记忆体使用.
flash memory:
闪存,存取速度慢,容量大,掉电后数据不会丢失.
dram:
动态随机存储器,必须不断的重新的加强(REFRESHED) 电位差量,否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。
价格比sram便宜,但访问速度较慢,耗电量较大,常用作计算机的内存使用。
[填空题]
42何谓Hotcarriereffect(热载流子效应)?
参考答案:
在线寛小于0.5um以下时,因为源/漏极间的高浓度所产生的高电场,导致载流子在移动时被加速产生热载子效应,此热载子效应会对gateoxide造成破坏,造成组件损伤。
[填空题]
43硅化物(salicide)的形成步骤主要可分为哪些?
参考答案:
①Co(或Ti)+TiN的沉积;
②第一次RTA(快速热处理)来形成Salicide。
③将未反应的Co(Ti)以化学酸去除。
④第二次RTA (用来形成Ti的晶相转化, 降低其阻值)。
[填空题]
44预充电虽然在NORROM中工作得很好,但它应用到NANDROM时却会出现某些严重的问题。
请解释这是为什么?
参考答案:
电荷分享是预充电NANDROM中要考虑的主要问题。
可以在NANDROM中实现,但设计者必须极为小心。
[填空题]
45在工艺制作过程中哪些工艺可以影响到Vt?
参考答案:
PolyCD、GateoxideThk.(栅氧化层厚度)、AA(有源区)宽度及Vtimp.条件。
[填空题]
46Gluelayer(粘合层)的沉积所处的位置、成分、薄膜沉积方法是什么?
参考答案:
因为W较难附着在Salicide上,所以必须先沉积只Gluelayer再沉积WGluelayer是为了增强粘合性而加入的一层。
主要在salicide与W(CT)、W(VIA)与metal之间,其成分为Ti和TiN,分别采用PVD和CVD方式制作。
[填空题]
47什么是spacing?
如何量测?
参考答案:
在电性测量中,给一条线(polyormetal)加一定电压,测量与此线相邻但不相交的另外一线的电流,此电流越小越好。
当电流偏大时代表导线间可能发生短路的现象。
[填空题]
48画一个2×2的MOSNAND型ROM单元阵列,要求地址0,1中存储的数据值分别为10和10。
并简述工作原理。
参考答案:
[填空题]
49WAT电性测试的主要项目有那些?
参考答案:
① 器件特性测试;
② Contact resistant (Rc);
③ Sheet resistant (Rs);
④ Break down test;
⑤ 电容测试;
⑥ Isolation (spacing test)
[填空题]
50BR工程师每天来公司需要Check哪些项目(开门五件事)?
参考答案:
① Pass down
② Review urgent case status
③ Check MES issues which reported by module and line
④ Review documentation
⑤ Review task status
[填空题]
51如图为一个4×4的 NOR ROM,假设此电路采用标准的0.25μm CMOS工艺实现,确定PMOS上拉器件尺寸使最坏的情况下VOL值不会高于1.5V(电源电压为2.5V)。
这相当于字线摆为1V。
NMOS尺寸取(W/L)=4/2。
参考答案:
[填空题]
52YE工程师的主要工作内容?
参考答案:
① 负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。
② 评估并建立各项缺陷监控(monitor)与分析系统。
③ 开发并建立有效率的缺陷工程系统,提升缺陷分析与改善的能力。
④ 协助module建立off-line defect monitor system, 以有效反应生产机台状况。
[填空题]
53Defectresultfile包含那些信息?
参考答案:
① Defect大小
② 位置,坐标
③ Defect map
[填空题]
54画一个2×2的MOSNOR型ROM单元阵列,要求地址0,1中存储的数据值分别为01和01。
并简述工作原理。
参考答案:
[填空题]
55何为opticalreviewtool?
参考答案:
接收光学信号的opticalmicroscope.分辨率较差,但速度较快,使用较方便
[填空题]
56选择监测站点的考虑为何?
参考答案:
①以Zonepartition的观念,两个监测站点不可相隔太多工艺的步骤。
②由yieldlossanalysis手法找出对良率影响最大的站点。
③容易作线上缺陷分析的站点。
[填空题]
57确定图中ROM中存放地址0,1,2和3处的数据值。
并简述工作原理。
参考答案:
(0)1011;
(1)0110;
(2)1010;(0)1111;
工作原理:
此电路工作要求把位线通过电阻接到电源电压上,或者说输出的默认值必须是1。
因此,在WL和BL之间没有晶体管意味着存放1。
0单元通过在位线和地之间连接一个MOS器件来实现。
在字线上加一高电平使该器件导通,从而把位线下位至GND。
[填空题]
58外延层厚度包括哪几个部分,公式里的四项分别指什么?
参考答案:
延层厚度应满足 Tepi>Xjc+Xmc+TBL-up+Tepi-ox
集区扩散结深Xjc 、集电极耗尽区宽度Xmc、埋层扩散上推距离TBL-up和为外延淀积后各道工序生成的氧化层所消耗的外延层的厚度tepi-ox。
[填空题]
59简述减小NPN晶体管中的集电极串联电阻rCS的方法
参考答案:
①在工艺设计上,采用加埋层的方法以减小rcs,在满足工作电压要求情况下减小外延层电阻率和厚度,采用深N+集电极接触扩散以减小rcs。
②在版图设计上,电极顺序采用BEC排列来减小LEC,以减小rc2 ,采用双集电极或马蹄形集电极图形减小rc2,但芯片面积及寄生电容增大了。
[填空题]
60简述有比反相器和无比反相器
参考答案:
①有比反相器在输出低电平时,驱动管和负载管同时导通,其输出低电平由驱动管的导通电阻RON和负载管的等效电阻REL的分压决定。
为了保持足够低的低电平,两个等效电阻应保持一定的比值;
②无比反相器在输出低电平时,只有驱动管导通,负载管是截止的,在理想的情况下,其输出低电平等于零。
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