设计一个六进制的计数器.docx
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设计一个六进制的计数器.docx
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设计一个六进制的计数器
设计一个六进制的计数器,需要()个状态变量。
<答案>4
填空题0.521
在同步时序电路中,如果状态A和状态B等效,状态A和状态C也等效,则状态B和状态C()
<答案>等效
填空题0.311
Mealy型同步时序电路的输出是()和()的函数
<答案>输入
现态
填空题0.412
时序逻辑电路的特点是()
<答案>具有记忆功能
填空题0.421
时序逻辑电路由()和()组成
<答案>组合电路
存储(记忆)部件
填空题0.422
在同一时刻,一个触发器只有两个状态()
<答案>F
判断题0.210
请举例说明“多数表决电路”为什么是一个组合逻辑电路?
<答案>以3变量输入电路为例
输入
输出
ABC
F
000
0
001
0
010
0
011
1
100
0
101
1
110
1
111
1
F(A,B,C)=∑m(3,5,6,7)
=AB+AC+BC=AB+AC+BC
该电路用4个与非门即可完成,无反馈回路。
由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题0.480
“计数器”是组合逻辑电路还是时序逻辑电路,举例说明为什么?
<答案>A
填空题0.421
在时钟控制触发器中,置位、复位信号、时钟脉冲信号和激励信号各有何作用?
<答案>A
填空题0.421
电路的“空翻”是由于触发器所能表示的状态数()电路所需状态数。
<答案>A
填空题0.421
设计一个六进制同步计数器,至少需要个状态变量。
<答案>A
填空题0.421
一个四选一数据选择器一共有四个输入端和一个输出端。
…………()
<答案>A
判断题0.210
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为()。
①J=K=1②J=Q,K=Q③J=Q,K=Q④J=Q,K=1
<答案>A
选择题0.424
电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
<答案>A
填空题0.421
同步时序逻辑电路状态的改变是由()引起
<答案>A
填空题0.421
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为J=K=0
<答案>A
填空题0.421
JK触发器在CP脉冲作用下,欲使Qn+1=Qn,则输入信号J,K应为()
<答案>A
判断题0.210
一位8421BCD码计数器至少需要()个触发器。
<答案>A
填空题0.421
若将D触发器的D端连在Q端上,经101个脉冲作用后,它的次态Q(t+100)=0,则Q(t)=1()
<答案>A
判断题0.210
有的工作既可以用组合电路来实现,也可以用时序电路实现。
()
<答案>A
判断题0.210
一位8421BCD码计数器至少需要()个触发器
<答案>A
填空题0.421
同步时序逻辑电路中触发器时钟端取值为1的逻辑意义:
使触发器状态发生翻转的CP的有效跳变沿()
<答案>A
判断题0.210
在同步时序逻辑电路中,状态等效不具有传递性()
<答案>A
判断题0.210
基本R-S触发器属于组合逻辑电路()
<答案>A
判断题0.210
在任一时刻,触发器能处于“0”和“1”两种稳定状态()
<答案>A
判断题0.210
J-K触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为()。
①J=QK=Q②J=Q,K=Q③J=Q,K=1④J=K=1
<答案>A
选择题0.424
Mealy型同步时序电路的输出是()的函数
①输入和状态②激励与状态③输入与激励④状态
<答案>A
选择题0.424
D触发器的次态方程为()
<答案>A
填空题0.421
基本R-S触发器属于电平异步时序逻辑电路()
<答案>A
判断题0.210
一位8421BCD码计数器至少需要()个触发器。
<答案>A
填空题0.421
同步时序逻辑电路状态的改变是由()引起
<答案>A
填空题0.421
化简状态表时,所选相容类必须覆盖它的()
<答案>A
填空题0.421
一个8421BCD码减法计数器的起始值为0101,经过23个时钟脉冲作用之后的值为()
①0001 ②0010 ③0011 ④1000
<答案>A
选择题0.424
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为J=K=0
()
<答案>A
判断题0.210
电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
()
<答案>A
判断题0.210
在任一时刻,R-S触发器只能存储一个状态()
<答案>A
判断题0.210
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为()。
①J=QK=1②J=Q,K=Q③J=Q,K=Q④J=K=1
<答案>A
选择题0.424
Mealy型同步时序电路的输出是()的函数
①输入和状态②激励与状态③输入与激励④状态
<答案>A
选择题0.424
若同步时序电路的输出是输入和现态的函数,即Zi=fi(x1,…,xn;y1,…,yr),i=1,…,m,则称该电路为()型电路
<答案>A
填空题0.421
基本R-S触发器属于组合逻辑电路()
<答案>A
判断题0.210
电路“挂起”是由于触发器所能表示的状态数小于电路所需状态数。
()
<答案>A
判断题0.210
在同步时序逻辑电路中,状态等效具有传递性()
<答案>A
判断题0.210
在任一时刻,触发器只能处于一种稳定状态()
<答案>A
填空题0.421
D触发器的次态方程为()
<答案>A
填空题0.421
同步时序网络电路设计的第一步是()
<答案>A
填空题0.421
T触发器的次态方程为()
<答案>A
填空题0.421
时序网络状态表用来表示()()()三者之间的关系。
<答案>A
填空题0.421
化简状态表时,所选相容类必须覆盖它的(4)
①全部最大相容类②原始状态表的全部状态
③全部相容状态对④全部相容类
<答案>A
选择题0.424
同步时序逻辑电路的状态表中,两个状态等价的充要条件是:
从这两个状开始
1同一现输入下,两者的输出相同
2不同的现输入下,两者输出相同
3在任何输入序列作用下,两者的输出序列均相同
4某一现输入下,两者的输出相同,且次态相同
<答案>A
选择题0.424
时序机的状态表中,两个状态等价的充要条件是:
从这两个状态开始(4)
5同一现输入下,两者的输出相同
6不同的现输入下,两者输出相同
7在任何输入序列作用下,两者的输出序列均相同
8某一现输入下,两者的输出相同,且次态相同
<答案>A
选择题0.424
基本R-S触发器属于组合逻辑电路()
<答案>A
判断题0.210
同步时序逻辑电路中触发器时钟端取值为1的逻辑意义:
使触发器状态发生翻转的CP的有效跳变沿()
<答案>A
判断题0.210
Mealy型同步时序电路的输出是输入和状态的函数()
<答案>A
判断题0.210
Mealy型同步时序逻辑电路的输出只是现态的函数。
()
<答案>T
判断题0.210
在同步时序电路中,如果状态A和状态B相容,状态A和状态C也相容,则状态B和状态C相容
<答案>A
判断题0.210
D触发器只能存储一个状态()
<答案>T
判断题0.210
状态相容具有传递性。
()
<答案>T
判断题0.210
由与非门构成的RS触发器的次态方程为Qn+1=S+RQn。
()
<答案>T
判断题0.210
若输出函数Z仅是其状态的函数,则该时序电路称为穆尔或Moore型时序电路。
<答案>A
判断题0.210
Moore型同步时序网络的输出只是现态的函数。
()
<答案>F
判断题0.210
T触发器只能存储一个状态()
<答案>F
判断题0.210
同步时序网络:
<答案>A
问答题1100
等价状态:
<答案>A
问答题1100
组合险态:
<答案>A
问答题1100
时序逻辑网络:
<答案>A
问答题1100
完全定义函数:
<答案>A
问答题1100
什么是空翻?
试以时钟控制的J—K触发器为例,说明其如何通过改进触发器的电路结构来控制空翻。
<答案>A
问答题1100
何谓时序逻辑网络?
简述它的设计步骤。
<答案>A
问答题1100
什么是原始状态图,一个正确的原始状态图应满足何条件?
<答案>A
问答题1100
什么叫状态编码
<答案>A
问答题1100
为什么要对原始状态表进行化简?
<答案>A
问答题1100
时序逻辑网络的特点是什么?
<答案>A
问答题1100
有两个触发器A、B,在同一个CP脉冲作用下,将A所存的代码送B,B所存的代码送A,问需要选择什么触发器,才能可靠实现?
(4分)
<答案>A
问答题1100
化简下表所示某同步时序逻辑电路的原始状态表。
(5分)
x
y
0
1
A
C,1
B,0
B
C,1
E,0
C
B,1
E,0
D
D,1
B,1
E
E,1
B,1
<答案>A
问答题1100
化简下表所示某同步时序逻辑电路的原始状态表。
(5分)4
x
y
0
1
A
D,0
B,0
B
D,0
C,0
C
D,0
C,1
D
D,0
B,0
<答案>A
问答题1100
用隐含表法简化下列状态表(10分)4
现态
次态/输出
X=0
X=1
A
D/d
A/d
B
E/0
A/d
C
D/0
B/d
D
C/d
C/d
E
C/1
B/d
要求:
1、作隐含表,寻找相容对
2、作状态合并图,寻找相容类3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
<答案>A
问答题1100
化简下列不完全定义机状态表,其中d为任意项。
x
y
0
1
A
B
C
D
E
C,1
C,d
B,0
A,0
B,d
D,d
C,d
D,d
E,d
E,d
<答案>A
问答题1100
化简下列完全定义机状态表。
x1x2
y
00
01
11
10
A
B
C
D
E
B,0
E,0
A,0
C,0
C,0
C,0
C,0
B,0
D,0
C,0
B,0
B,0
C,0
A,0
C,0
A,0
D,0
D,0
B,0
E,0
<答案>A
问答题1100
化简下表所示某同步时序逻辑电路的原始状态表。
(10分)
用观察法化简:
x
y
0
1
A
E,0
D,0
B
A,1
F,0
C
C,0
A,1
D
B,0
A,0
E
D,1
C,0
F
C,0
D,1
<答案>A
问答题1100
隐含表法化简
x
y
I1
I2
I3
q1
q3,0
q4,0
q2,0
q2
q2,0
q4,0
q3,0
q3
q2,0
q5,0
q1,0
q4
q1,1
q6,1
q6,0
q5
q2,1
q6,2
q6,0
q6
q1,1
q5,1
q4,1
<答案>A
问答题1100
分析以下同步时序电路的逻辑功能。
(10分)
<答案>A
问答题1100
设计题
1、作111序列检测器的状态转换图,并求出最简状态转换表。
要求:
1、画出原始状态图,作出原始状态表。
(7分)
2、原始状态表进行简化得最简状态表。
(3分)
<答案>A
问答题1100
作1110序列检测器的状态转换图,并求出最简状态转换表。
(11分)要求:
1)画出原始状态图,作出原始状态表。
(7分)
2)对原始状态表进行简化得最简状态表。
(4分)
3、触发器及门电路构成T触发器。
<答案>A
问答题1100
试用JK触发器及门电路构成D触发器。
<答案>A
问答题1100
试分析下图同步时序电路,作出状态图及状态表,并指出该电路属moore型还是mealy型,当输入序列x为01110100且电路的初始状态为“1”时,画出它的时序波形图。
(14分)
<答案>A
问答题1100
用D触发器及门电路分别构成JK触发器、T触发器。
(10分
<答案>A
问答题1100
已知[X]原=x0.x1x2,试设计一个组合逻辑电路,该电路具有以下功能:
当A=0时,F=1/2;当A=1时,F=[X]反。
其逻辑框图为:
(12分)
<答案>A
问答题1100
用“与非门”设计维持阻塞D触发器,并列出状态真值表。
(10分)
<答案>A
问答题1100
化简下表所示某同步时序逻辑电路的原始状态表。
1.
x
y
0
1
A
C,1
B,0
B
C,1
E,0
C
B,1
E,0
D
D,1
B,1
E
E,1
B,1
2.
x
y
0
1
A
E,0
D,0
B
A,1
F,0
C
C,0
A,1
D
B,0
A,0
E
D,1
C,0
F
C,0
D,1
<答案>A
问答题1100
用隐含表法化简下列原始状态表。
1.
x
y
0
1
A
D,0
B,0
B
D,0
C,0
C
D,0
C,1
D
D,0
B,0
2.
x
y
I1
I2
I3
q1
q3,0
q4,0
q2,0
q2
q2,0
q4,0
q3,0
q3
q2,0
q5,0
q1,0
q4
q1,1
q6,1
q6,0
q5
q2,1
q6,2
q6,0
q6
q1,1
q5,1
q4,1
<答案>A
问答题1100
化简以下原始状态表。
1.
x
y
0
1
q1
q2,0
q5,0
q2
q2,1
q5,d
q3
q6,0
q3,0
q4
q2,1
q1,1
q5
q4,0
q3,d
q6
q4,1
q3,1
2.
x
y
0
1
q1
q4,d
q1,d
q2
q5,0
q1,d
q3
q4,0
q2,d
q4
q3,d
q3,d
q5
q3,1
q2,d
<答案>A
问答题1100
计一可逆的四位码变换器。
在控制信号C=1时,它将二进制数码转换为格雷码;在C=0时,它将格雷码转换为二进制数码。
要求:
1、作出该电路的真值表;2、用卡诺图法化简逻辑函数;3、所设计的电路没有险象;4、画出逻辑电路图
十进制数码与格雷码的对应关系为:
十进制数码01234567
格雷码00000001001100100110011101010100
十进制数码89101112131415
格雷码11001101111111101010101110011000
<答案>A
问答题1100
某同步时序逻辑电路的输入为X,输出为Z,输入为一串行的随机序列。
当输入为1101时,输出Z为1,序列1101不可重叠,试作出该电路的Mealy型和Moore型状态图
<答案>A
问答题1100
分析下图所示的同步时序逻辑电路,要求:
1、写出激励函数表达;2、列状态转移真值表;3、作时间图;4、进行功能描述(30分)
Q1Q2Q3Q4
清零脉冲
数据输入
移位脉冲
<答案>A
问答题1100
已知描述某组合逻辑电路的函数表达式F(A,B,C)=AB+AC,用增加冗余项的办法消除该电路中可能产生的险象(6分)
<答案>A
问答题1100
化简表2所示的状态表。
要求:
1、作隐含表,寻找相容对(4分)
2、作状态合并图,寻找相容类(3分)3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
(5分)
现态
次态/输出
x=0
x=1
1
4/d
3/0
2
4/1
5/d
3
d/d
5/1
4
1/0
3/d
5
2/1
3/d
<答案>A
问答题1100
某同步时序电路的输入为x,输出为z,x为一串行输入的随机序列,当输入序列为1101时,输出z为1,起典型的输入和输出序列为
试分别作出该电路的Mealy型和Moore型状态图。
(12分)
<答案>A
问答题1100
用隐含表法简化下列状态表(12分)
现态
次态/输出
X=0
X=1
A
D/d
A/d
B
E/0
A/d
C
D/0
B/d
D
C/d
C/d
E
C/1
B/d
<答案>A
问答题1100
已知X=x1x2,Y=y1y2,其中x1,x2,y1,y2∈{0,1},试用与非门设计一个判X<Y的逻辑电路。
(15分)
要求:
①列出真值表(6分)
②写出X<Y的表达式(3分)
③卡诺图化简(4分)
④用与非门表示化简后的函数表达式。
(2分)
<答案>A
问答题1100
化简表2所示的状态表。
要求:
1、作隐含表,寻找相容对(4分)
2、作状态合并图,寻找相容类(3分)3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
(6分)
现态
次态/输出
x=0
x=1
1
4/d
3/0
2
4/1
5/d
3
d/d
5/1
4
1/0
3/d
5
2/1
3/d
<答案>A
问答题1100
什么是空翻?
试以时钟控制的J—K触发器为例,说明其如何通过改进触发器的电路结构来控制空翻。
<答案>A
问答题1100
按给定的状态表和状态分配方案,试用D触发器设计同步时序电路(15分)
现态
次态/输出
X=0
X=1
A
A/0
B/0
B
C/0
B/0
C
D/0
B/0
D
B/1
A/0
状态分配方案
A
00
B
01
C
11
D
10
要求:
确定激励函数和输出函数表达式(8分);画逻辑电路图;(7分)
3、同步时序逻辑电路设计的五个步骤是什么?
<答案>A
问答题1100
化简下表所示的状态表。
要求:
1、作隐含表,(5分)
1、寻找相等状态对,确定最大化等效类(5分)
2、作最小化状态表,(5分)
现态
次态/输出
x=0
x=1
1
1/0
3/0
2
1/0
3/0
3
2/0
4/0
4
2/0
4/1
5
4/1
6/0
6
4/1
5/0
<答案>A
问答题1100
化简下表所示的状态表。
要求:
1、作隐含表,寻找相容对(4分)
2、作状态合并图,寻找相容类(3分)3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
(5分)
现态
次态/输出
x=0
x=1
1
4/d
3/0
2
4/1
5/d
<答案>A
问答题1100
设计一可逆的四位码变换器。
在控制信号C=1时,它将二进制数码转换为格雷码;在C=0时,它将格雷码转换为二进制数码。
要求:
1、作出该电路的真值表;2、用卡诺图法化简逻辑函数;3、所设计的电路没有险象;不要求画逻辑电路图十进制数码与格雷码的对应关系为:
十进制数码01234567
格雷码00000001001100100110011101010100
十进制数码89101112131415
格雷码11001101111111101010101110011000
<答案>A
问答题1100
试用T触发器实现JK触发器的功能,要求画出逻辑电路图(10分)
T触发器的次态方程为Q(n+1)=TQ+TQ
JK触发器的次态方程为Q(n+1)=JQ+KQ
<答案>A
问答题1100
试分析如下电路的功能:
(10分)
要求:
①写出输出函数和激励函数表达式(2分)②作状态转移真值表(3分)
③作状态图和状态表(3分)④说明电路功能(2分)
<答案>A
问答题1100
试化简下表所示的完全确定的状态表。
(10分)
X/z
y
X=0
X=1
A
A/0
E/1
B
E/1
C/0
C
A/1
D/1
D
F/0
G/1
E
B/1
C/0
F
F/0
E/1
G
A/1
D/1
要求:
1、画隐含表(5分)2、求等效类(3分)
3、作简化状态表(2分)
<答案>A
问答题1100
试作出如下保密门状态图。
一个用两个按钮X1X2控制的保密门,仅当按以下次序操作时才能打开:
(1)同时按一下X1和X2;
(2)先按一下X1再按一下X2;(3)先按一下X2再按一下X1;(4)同时按一下X1和X2。
操作时,如果有一项不符,必须从头启动才有可能把门打开,而且在进行(3)和(4)操作时有误,还要发出报警信号。
<答案>A
问答题
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- 设计 一个 六进制 计数器