第2章FPGA-CPLD结构原理2012第3讲N.ppt
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第2章FPGA-CPLD结构原理2012第3讲N.ppt
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CPLD/FPGA实用教程,第2章PLD/CPLD/FPGA/硬件结构,2.7编程与配置,器件焊接是设计数字系统的最后一个步骤。
当设计存在问题时,设计者不得不重新印制电路板,从而延长了设计周期。
CPLD/FPGA被焊接到电路板上,设计调试时可随时改变整个电路的硬件逻辑关系,不必改变整个电路板的结构。
CPLD/FPGA具有在系统下载或重新配置功能。
可编程逻辑器件在利用开发工具设计好应用电路后,要将该应用电路写入PLD芯片。
将应用电路写入PLD芯片的过程称为编程,而对FPGA器件来讲,由于其内容在断电后即丢失,因此称为配置(但把应用电路写入FPGA的专用配置ROM仍称为配置)。
由于编程或配置一般是把数据由计算机写入PLD芯片,因此,也叫下载。
要把数据由计算机写入PLD芯片,首先要把计算机的通信接口和PLD的编程或配置引脚连接起来。
一般是通过下载线和下载接口来实现的,也有专用的编程器。
CPLD的编程主要要考虑编程下载接口及其连接,而FPGA的配置除了考虑编程下载接口及其连接外,还要考虑配置器件问题。
2.7编程与配置,接口各引脚信号名称,电可擦除编程工艺优点是编程后信息不会因掉电而丢失,但编程次数有限,编程的速度不快。
基于SRAM的FPGA,配置次数无限,加电可随时更改逻辑,但掉电后芯片中的信息丢失,下载保密性也有待提高。
2.7编程与配置,CPLD编程下载连接,在系统可编程(ISP)就是当系统上电并正常工作时,计算机通过系统中的ISP接口直接对其进行编程,器件在编程后立即进入正常工作状态。
MAX7000、MAX3000A系列是采用JTAG接口方式对器件进行在系统编程的。
JTAG用于编程功能有利于各可编程逻辑器件编程接口的统一。
2.7编程与配置,多个支持JTAG接口ISP编程的CPLD器件,可以使用JTAG链进行编程,也可以进行测试。
多CPLD芯片ISP编程连接方式,2.7.2使用PC并行口配置FPGA,图2-50PS模式的FPGA配置时序,基于SRAM的FPGA器件,没有ISP的概念,代之以ICR(在线可重配置方式)。
FPGA结构使之在上电后需要重新配置一次。
电路可重配置是指允许器件已经配置好的情况下进行重新配置,以改变电路逻辑结构和功能。
如采用PC机的下载电缆下载设计文件至FPGA。
2.7.3FPGA专用配置器件,EPCS器件配置FPGA的电路原理图,PC机直接对FPGA进行配置,具有方便的特点。
当数字系统设计完成,正式投入使用时,在应用现场的FPGA加电配置,需要专用的配置器件来完成。
如EPROM配置,专用配置器件配置,单片机控制配置,CPLD控制配置。
专用配置器件通常是串行的PROM器件。
对于配置器件,ALtera的FPGA允许多个配置器件配置单个FPGA器件,也允许多个配置器件配置多个FPGA器件。
Altera公司还提供了可重复编程配置器件。
配置器件可通过JTAG口完成,而且器件间还可以进行级联。
2.7.4使用单片机配置FPGA,用89C52进行配置,利用单片机对FPGA进行配置,可以取代昂贵的专用OTP配置ROM,可实现单片机仿真的仿真器设计、多功能虚拟仪器设计、多任务通信设备设计或EDA实验系统设计等。
ROM内按不同地址放置多个针对不同功能要求设计好的FPGA配置文件,然后由单片机接收不同的命令,以选择不同的地址控制,从而使所需要的配置文件下载到FPGA中。
2.7编程与配置,2.7.5使用CPLD配置FPGA,使用单片机配置的缺点:
速度慢,不适用于大规模FPGA和高可靠应用;容量小,单片机引脚少,不适合接大的ROM以存储较大的配置文件;体积大,成本和功耗都不利于相关的设计。
采用CPLD作为配置控制器件的FPGA配置电路,能很好地解决单片机配置存在的问题。
用户板上的编程下载接口,,PLD,CPLD与FPGA的编程配置,用户板,PC,ISP技术-InSystemProgrammable,减少对器件的触摸和损伤不计较器件的封装形式,样机制造方便支持生产和测试流程中的修改,允许现场硬件升级迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,ISP功能提高设计和应用的灵活性,ALTERA的下载接口,下载电缆连接器,下载电缆接口电路,TCK,TMS,TDI,TDO,TCK,TMS,TDI,TDO,所有电阻都为33本颜色为JTAG模式本颜色为PS模式,DCLK,nCONFIG,DATA0,CONF_DONE,nSTAUS,DCLK,CONF_DONE,nCONFIG,nSTAUS,DATA0,DownloadModes,CPLD的ISP编程,JTAGCPLD编程连线图,JTAG多PLD编程连接,FPGA的配置,FPGA的配置方式,SRAMLUT有六种配置方式(引脚MSEL1和MSEL0)1、PS(PassiveSerial)方式,MSEL1=0,MSEL0=0;2、PPS(PassiveParallelsynchronous)方式,MSEL1=,MSEL0=0;3、PPA(PassiveParallelAsynchronous)方式,MSEL1=,MSEL0=;4、PSA(PassiveSerialAsynchronous)方式,MSEL1=,MSEL0=0;5、JTAG方式,MSEL1=0,MSEL0=0;6、配置器方式。
如用EPC器件配置。
7、AS(ActiveSerial主动串行模式),JTAGFLEX10K系列器件配置连线图,FPGA的三种工作状态:
配置状态正在配置,用户I/O为高阻。
初始化状态配置完成,内部资源正在复位中。
用户状态配置完成,FPGA处于正常工作状态。
PS模式FPGA配置连线图,PS模式多FPGA配置连线图,前述方式是通过PC对FPGA重配置,但在实际应用中是不可取的,通常用于开发调试。
专用配置器件配置,用配置器件配置FPGA的电路,FPGA的ISP,配置器可通过级连的方式扩容,以满足其容量要求。
其连线同多FPGA配置。
PC可通过ByteBlaster对FPGA配置,进行调试。
然后,通过JTAG接口对EPC2进行ISP编程,由EPC2对FPGA配置。
JTAG,ByteBlaster,用单片机配置FPGA电路,单片机用PPS模式配置,单片机用PS模式配置,由单片机程序实现时序实现PPS模式配置。
5、FPGA器件编程,FPGA器件的编程或称配置:
指的是通过一根编程电缆将计算机与FPGA器件连接在一起,再执行FPGA开发工具提供的器件编程命令,将编程数据文件下载到FPGA器件的过程。
每个FPGA厂商都有自己特定的术语、技术和协议,FPGA编程细节不完全一样。
以Altera公司的FPGA器件编程为例:
根据编程电缆与计算机连接方式的不同分为串行、并行、USB、主动、被动等配置模式。
串行配置模式用1条数据线,并行配置模式用8条数据线;主动模式由器件引导配置过程,被动模式由计算机或其它控制器控制配置过程。
FPGA器件配置方式控制字设置器件编程方式有以下6种:
(1)AS(ActiveSerial)方式(主动串行方式)
(2)PS(PassiveSerial)方式(被动串行方式)(3)PPS(Passiveparallelsynchronous)方式(被动并行同步方式)(4)PPA(Passiveparallelasynchronous)方式(被动并行异步方式)(5)JTAG(JointTestActionGroup)方式(6)USB方式,Altera提供常用的编程连接电缆有4种:
(1)ByteBlaster配置电缆
(2)ByteBlasterMV配置电缆(3)MasterBlaster/USB配置电缆(4)BitBlaster配置电缆串口连接时编程电缆选择:
可以选择BitBlaster或MasterBlaster配置电缆;并口连接时编程电缆选择:
可以选择ByteBlaster或ByteBlasterMV配置电缆;USB连接时编程电缆选择:
选择MasterBlaster配置电缆。
Altera的FPGA芯片常用配置引脚及其功能说明,Altera的FPGA芯片常用配置文件及其说明,ByteBlasterMV配置:
下载电缆通过PC机并口将编程数据配置到FPGA中,与PC机并口相连的是25针插头,与PCB板相连的是10针插头。
提供PS方式和JTAG方式两种下载方式,PS方式用于Cyclone、APEX、APEX20K、ACEXlK、Mercury、Excalibur、FLEXl0K、FLEX8000和FLEX6000等器件的配置;JTAG方式用于编程或配置含有JTAG接口的芯片。
ByteBlasterMV配置,25针插头连接,在PS方式下和在JTAG方式下的引脚信号名称不同。
10针插头连接,对应PS方式和JTAG方式的引脚信号名称有所不同。
ByteBlasterMV下载电缆中的数据转换电路:
图中标示
(1)串联电阻的阻值均为100,标示
(2)上拉电阻的阻值均为2.2k。
被动串行PS配置方式:
配置数据通过下载电缆串行地送到PLD器件,配置数据的同步时钟由数据源提供。
PS方式下可以对单个或多个FPGA器件进行配置。
这里选择FLEX10K器件的连接为例,单个FPGA器件与下载电缆的连接如图所示,器件配置文件为SRAM目标文件(.sof),该文件是QuartusII编译时自动产生的,如果DATA0引脚在用户状态中被占用,在配置过程中该引脚应与用户电路隔离。
JTAG配置方式:
通过ByteBlasterMV电缆以及JTAG信号TCK、TMS、TDI和TDO完成FPGA器件配置。
JTAG方式下单个FLEX10K器件与下载电缆的连接如图所示,所有其它I/O引脚在配置过程中均为三态。
其他FPGA器件的JTAG连接基本相同。
MasterBlaster/USB配置,MasterBlasterUSB配置:
配置电缆通过PC机RS-232串口或USB接口将编程数据配置到目标器件中。
MasterBlaster电缆提供PS和JTAG两种下载方式。
MasterBlaster电缆的一端与计算机串口或USB接口相连,另一端与电路板的标准10针插座相连。
编程数据从串口或USB口通过电缆下载到电路板上的FPGA中。
SignalTap宏功能:
利用MasterBlaster配置电缆不仅可以将设计项目的编程数据下载到目标器件中,而且还可通过SignalTap宏功能对特定器件进行在线调试。
SignalTap宏功能是一种嵌入式逻辑分析仪,能够在器件特定的触发点捕获数据并保存到器件内部的嵌入式系统块,数据通过与JTAG接口相连的MasterBlaster电缆上传到Quartus波形编辑器中显示,对波形进行分析。
具有标准串行电缆的9针D型插头连接器与RS-232端口相连,连接信号及说明如表所示。
MasterBlasterl0针插头的引脚信号名称,MasterBlaster电缆供电方式:
有多种方式,可以采用电路板提供的5.0V或3.3V供电;也可以由直流电源供电;还可以采用USB电缆的5.0V供电。
MasterBlaster电缆供电优先级:
优先选择电路板供电,当电路板上的5.0V或3.3V电源无效时,MasterBlaster电缆能够由直流电源或USB电缆供电。
MasterBlaster电缆的输出驱动:
将电路板上的VCC和GND连接到MasterBlaster电缆的VCC、VIO和GND引脚。
JTAG配置,JTAG配置方式:
配置是经过JTAG接口信号TCK、TMS、TDI和TDO完成的,JTAG接口信号说明如表所示。
ByteBlasterMV电缆和MasterBlaster电缆可对单个和多个含有JTAG接口的芯片,如APEX、APEX20K、Mercury、ACEXlK和FLEX10K等系列器件进行编程或配置。
MasterBlaster或ByteBlasterMV的JTAG配置连接如图所示,其他I/O引脚在配置过程中均为三态。
FPGA采用JTAG配置时,其它常规配置引脚也应该正确连接,表中列举了需要连接的引脚。
课程内容,1.FPGA硬件系统设计2.VHDL有限状态机课题:
串行存储器的读/写控制器3.基于FPGA的DDS技术课题:
正弦波、三角波、方波发生器,拓展课题:
DDS任意信号发生器,FPGA硬件系统构成,FPGA最小系统,外围电路,FPGA最小系统构成,?
配置芯片,EP2C5典型FPGA最小系统板,FPGA与CPLD的配置与编程方案,CPLD的编程方案,PC机,JTAG编程端口,CPLD,PC机,isp编程端口,CPLD,编程适配电路,编程适配电路,JTAG编程信号:
TCK、TDO、TMS、TDI,CPLD,isp-IN-SYSTEM-PROGRAMMERBALE,LATTICE的isp下载方式,ISP功能提高设计和应用的灵活性,减少对器件的触摸和损伤不计较器件的封装形式,允许一般的存储样机制造方便支持生产和测试流程中的修改,允许现场硬件升级迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,此接口既可作编程下载口,也可作JTAG接口,ALTERA的ByteBlaster(MV)下载接口,FPGA的配置方案,FPGA的3种常用的标准下载配置模式,1、PassiveSerialMode,3、JTAGMode,2、ActiveSerialMode,FPGA配置,JTAG配置端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,AS配置端口,专用FLASH配置器件,CPLD的JTAG方式编程,CPLD编程下载连接图,TCK、TDO、TMS、TDI为CPLD的JTAG口,对CPLD编程,多CPLD芯片ISP编程连接方式,CPLD的ISP方式编程,使用PC并行口配置FPGA,FLEX10KPS模式配置时序,多FPGA芯片配置电路,FLEX、ACEX、APEX等系列FPGA器件配置连线图,FLEX、ACEX、APEX系列FPGA配置电路,FPGAPassiveSerialConfiguration被动串行配置模式,10针标准配置/下载接口,通过配置电路后与PC机的并行接口相接,对FPGA配置,方案1:
PS端口直接配置,主系统通用10针标准配置/下载接口,目标板10针标准配置接口,PIN1,OTP配置器件插座,FPGA使用EPC配置器件的配置时序,用专用配置器件配置FPGA,OTP配置器件:
EPC1441、EPC1、EPC1213等,方案2:
PS端口OTP专用器件配置,缺点:
1、芯片价格高。
2、只能一次编程。
3、可配置的FPGA规模小,不能用于SOPC系统配置。
4、无法用于实时多任务重配置,选择配置器件生产商,打开通用编程器编程窗,选择器件类型,选择器件型号,器件接插方式,进入工程文件夹,选择编程文件,选择编程文件,双击编程文件后,进入“Filetype”窗,选择文件类型为“POF”:
ProgrammingOutputFile,编程缓冲器中的DAC.POF文件码,注意文件芯片型号是否对!
打开编程窗口,编程窗,开始编程,将编程完毕的配置器件插在相应的电路系统上,用专用配置器件配置FPGA,EPC2配置FPGA的电路原理图,EPC2可以多次重复编程,且是isp方式编程,外部上拉电阻1KX5,DCLKnCSnINIT_CONFOEDATA,PC机,FPGA,EPC2配置芯片,配置电路和JTAG编程端口,DCLKCONF_DONEnCONFIGnSTATUSDATA0,TCKTMSTDOTDI,TCKTMSTDOTDI,配置,编程,利用FLASH结构的EPC2为FPGA作配置,方案3:
PS端口E平方专用器件配置,缺点:
1、芯片价格高。
2、可多次编程次数少。
3、无法用于实时多任务重配置,EPC2器件,EPC2的编程口,方案4:
AS端口FLASH专用器件配置,PC机,Cyclone系列FPGA,EPCSX配置芯片,ByteBlasterII配置电路,配置,编程,AS配置端口,ByteBlaster(MV)配置电路ByteBlasterII配置电路,POF硬件购建配置文件,Nios工作软件,Nios嵌入式系统,缺点:
1、只适合于Cyclone系列器件2、无法用于实时多任务重配置,FPGA,普通单片机,EPROM或串行E平方ROM,PS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0,方案5:
PS端口单片机软件方式配置,单片机I/O端口,单片机软件配置方案缺点:
1、配置过程中易受干扰,可靠性低,不能用于可靠性要求高的领域。
2、配置速度慢,不能用于反应速度要求高的领域。
3、可配置的FPGA规模小,无法用于大于10K30乃至SOPC领域的器件配置。
4、电路面积比较大5、实验模式不规范,单片机产生配置时序、读取EPROM中的配置数据,EPROM中放置多个不同功能的配置文件,对FPGA进行配置,使用单片机配置FPGA,图3-54MCU用PPS模式配置FPGA电路,单片机使用PPS模式配置时序,用89C52进行配置,各种规模的FPGA,ASIC/CPLD,大容量EPROM,PS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0,方案6:
PS端口ASIC/CPLD硬件高速配置方案,I/O端口,缺点:
1、电路面积比较大,PC机选择JTAG下载模式,GWAK30Z型适配板,掉电配置选择PS下载模式,掉电保护配置复位,40MHz配置时钟源,掉电保护配置器件,配置文件ROM,配置成功指示,FPGA的配置和重配置(RECONFIGURATION),PC机,FPGA,应用电路系统,CPU/CPLD,大容量ROM/EPROM/FLASH芯片,FPGA,应用电路系统,CPU/CPLD,RAM,方案1,方案2,1、通用编程器2、通用仿真器3、虚拟仪表,规范的配置方案,JTAG端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,不规范的配置方案,TheEnd!
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- FPGA CPLD 结构 原理 2012