基于CPLD的LED显示屏扫描控制模块的设计图文精.docx
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基于CPLD的LED显示屏扫描控制模块的设计图文精
PLDCPLD
FPGA应用中文核心期刊《微计算机信息》(嵌入式与SOC)2007年第23卷第6-2期
文章编号:
1008—0570(2007)06…2
0198
03
基于CPLD的LED显示屏扫描控制模块的设计
DesignofTheScanningControl
ModuleofLEDScreenBased
on
CPLD
f广西大学)聂雄
NIEXIONG
摘要:
基于AT89S52单片机和ATFl508AS可编程逻辑器件实现LED显示屏的硬件设计。
采用VerilogHDL对ATFl508AS进行编程,实现LED显示屏扫描控制模块的硬件描述语言程序设计。
ATFl508AS的应用,简化了LED显示屏的系统结构,提高了
显示屏的刷新率。
关键字:
V啦HDL;LED显示屏;双口RAM
中图分类号:
TN27
文献标识码:
B
Abstract:
TheLEDscreen
systemisimplemented
based
on
AT89S52andATFl508AS.VeilingHDLprogramofthescanningcontml-
ling
moduleof
LED
screen
is
implemented
based
on
ATFl508ASchip.TheusingofATFl508ASmakestheLEDscreensystemsim—
pierandimprovesthescanning
rate.
Keyword:
VerilogHDL,LEDscreen,Dual-PortedRAM
引言
LED显示屏主要由电流驱动电路及LED点阵阵列、控制系统和Pc端管理软件三部分构成(图1)。
控制系统负责接收、转换
和处理各种外部信号,并实现扫描控制,然后驱动LED点阵显
示需要的文字或图案。
控制系统作为LED显示屏的核心部分,直接决定了显示屏的显示效果和性能的优劣。
本文详细分析采
用VerilogHDL对ATFl508AS进行编程,实现双口RAM访问和
产生LED点阵驱动电路所需的各种时序信号。
1
LED显示屏的基本结构及关键技术
本系统设计中,控制系统采用单片机+CPLD的方案来实现,整个控制系统可分为:
信号接收及处理模块和CPLD的扫描
控制模块和LED点阵驱动模块,如图1所示。
本系统的关键技
术是使用双口RAM和CPLD芯片,解决LED显示屏中高速数据传输和快速扫描控制的难题,大大提高了动态显示的刷新率。
信号接收与处理模块的功能是AT89S52单片机通过串日接收Pc送来的点阵信息,同时对点阵信息做各种不同的处理。
利用双口RAMIDT7007在单片机和ATFl508AS之问以共享的
方式建立高速的数据交换通道。
,c端
I
椰。
——————'H^m…^”
l管理软件l
1..一
其它控制信I电讯骓功电l酱单片机
—+
m口RAM
●h一
扫描控制模块
。
——————_
一
冈_.(∞s52)
●-_一
(m7)—+
(ATFl508AS)
红数据信号l
厦
{RAM}.一’磊蒯m^阵阵列
I....._J
。
—————,l
控静系统
图1LED显示屏结构框图
CPLD的扫描控制模块采用ATFl508AS芯片实现。
其功能是从双口RAM读取点阵信息,串行化后送显示扫描驱动电路,同时输出各种所需的控制信号。
CPLD具有扫描速度快,延时短等特点,克服了单片机由于传输速率慢而造成在大屏幕显示时
聂雄:
讲师
产生的闪烁效应。
2基于CPLD的扫描控制模块的设计
2.1设计思想
本模块的功能是从存储器中读取数据,将数据输送到显示屏体上,同时产生各种控制信号。
时序产生模块由两部分构成,一是产生访问双口RAM的时序,二是产生LED显示屏接口所需的各种信号。
硬件电路我们采用较常见的CPLD芯片ATFl508来实现
控制系统中的时序产生部分。
CPLD是一种具有丰富的可变成I/O引脚的可编程逻辑器件,不仅可以实现常规的逻辑器件功能,还可以实现复杂而独特的时序逻辑功能。
软件我们采用VerilogHDL语言来进行设计。
VerilogHDL是用于逻辑设计的硬
件描述语言,已成为IEEE标准。
利用VerilogHDL语言对
ATFl508AS进行编程,实现扫描控制模块所需的功能。
扫描控制部分的原理电路如图2所示,ATFl508AS是核心部分,需要根据系统需要定义ATFl508AS的各个I/O端t3,下面是I/o端ISl定义和内部寄存器定义的VerilogHDL语言代码。
moduleLedSequ(color,datain,addrout,CE,OE,SEMR,RWC,
sdr,sdb,sck,le,oel,CS,elk,counter);
inputelk;//系统时钟
input[7:
01datain;//RAM数据输入input[1:
01color;//颜色控制outr)ut[13:
0]addmut;//地址输出口
output
SEMR,RWC;
ontpUI
CE,OE,sdr,sdb,sck,le,oel,cs;
output[3:
0]counter;
reg[3:
01hcnt;//38译码器计数器
reg
f7:
0Jdatal;//数据寄存器
reg[3:
0]counter;,//38翻码器输出端
reg
SEMR,RWC;
一198—3607L,年邮局订阅号:
82.946
万方数据
PLDCPLD
FPGA应用
regSDA,SDC;
state=s2;
reg[13:
01addrout,addr;//addr地址计数器end
reg[3:
0]state;H状态寄存器
s2:
begin//读双口RAM数据
reg[2:
0】shcnt;//移位脉冲读数器
oel=lIbo;
regCE,OE,sdr,sdb,sck,le,oel,cs;datal=datain;
reg[8:
0]byte;
state=s3;parameters0=l。
dO,sl=l’dl,s2=l’d2,s3=l’d3,s4=l’d4,s5=l’d5;
end
//状态常量
IDT7007
ATFl508AS
eEReE
sck__--ll・___●。
R塌讯RW
le
-_--__-一.
OER
0E
oe__-____・—●CS
__l--____●
螂R,A13R
addrout
ssbebr
__--_-__.
____l___.
DOR,D7R
datain,hD
==j.
图2扫描控制模块电路原理图
2.2访问双口RAM时序的产生
IDT7007是具有32KB的双口RAM电路,与ATFl508AS的连接电路如图2所示,其中:
eF为片选信号,R,矿为读写控制
信号,而为输出使能信号,AOR—A13R为右端口地址总线,
DOR—D7R为右端口数据总线,其右端口读写时序如图4所示。
我们采用有限状态机实现,其基本工作原理是:
SO状态进行初
始化,S1状态时ATFl508AS首先输出地址信号addmut,然后置
面、~OE、R/W一相有效,s2状态读取双口RAM的数据,并存储到
内容寄存器datain中,从而完成双口RAM的读数据过程。
下面
给出ATFl508AS读取双口RAM数据的主要代码:
always@(posedgeclkl
begin//每个时钟周期,状态变化一次case(state)
sO:
begin//初始化状态CE=I’bO;//IDTT007片选OE=I’bl;//IDT7007读选通
le=1。
b0;
oel=l'b0;
CS=1’b0;
addr=-14’b0;
SEMR=I’bl;//IDT7007置1有RWC=1’bl;//写控制1
hcnt=4’b0000;
counter=-4’b0000;
state=s1;
end
sl:
begin//输出RAM地址
CE=I’b0;
addrout=addr;//输出地址
OE=I’b0;
SEMR=I’bl;
RWC=1’bl;
shcnt=3'b000;
……(显示扫描及LED驱动代码部分)
endcase
图4
CPLD状态转换图
)【
:
———1AAm———一
{{{。
一nCE{日。
}}}._—t^OE“
tI{。
7///
+—1Lz(”——d
・10H—叫
|。
C:
VALID
DATA”
0()C|
tHZo—一
xtl{t{lI刃
图3
ID,17007的读时序
2.3
LED显示驱动时序信号的产生
CPLD与LED点阵的驱动电路接口如图所示,其中:
CS为3—8译码器片选信号;OE为BMl5026输出使能信号,控制LED点阵是否能被点亮;LE为驱动芯片数据锁存信号;sck为移位脉冲,将CPLD串行输出的红绿数据串行移入MBl5026(移位寄存器);A—D为双3—8译码器构成的4—16译码器的数据输入,实现显示行选通控制;sdr为红数据信号线;sdb为绿数据信号线。
其工作过程为:
s3状态,sck脉冲置0,sdr和sdb分别输出一位数据;S4状态时,sck置1,红和绿数据分别移人相应移位寄存器BMl5026,若不足8位时,返回s3状态,若不足一行时,返回sl状态,读下一个字节,若完成一行数据移位过程,则转s5状态;s5状态时,置le为0,将BMl5026的缓冲寄存中一个显示行的点阵数据送输出寄存器,同时置csl有效,控制第hcnt行的点阵显示,然后判断一屏内容是否显示完成,返回sl状态。
图4为完整的有限状态机的状态图。
下面给出LED显示屏体驱动时序信号对应的Verilog
HDL
程序代码:
s3:
be西n
sck=l’b0;
sdr=SDA&&color[0];sdb=SDC&&color[11;
OE=I’bl;CE=I’bl;
state=s4;
@鼬期邮局订眠82-946360,L/-q-棚9一
!
;莓黻噱例
去驱竺I阵
呲
缸伽
晰
~
‰
■三晰=
万方数据
PLDCPLD
FPGA应用
中文核心期刊《微计算机信息》(嵌入式与SOC)2007年第23卷笫6—2期
end
s4:
begin//移位输出到LED显示屏
sck=1’bl;
shcnt=shcnt+1’b1:
if(shcnt==0)
begin
addr=addr+l’bl;/,读完一个字节地址记数器加1
byte=byte+8’bl;
if(byte==nrow)/,如果读完一行数据begin
oel=l’bl∥关LED显示
es=l’bl;
le=1’b0;//驱动芯片写入数据
byte=8'b0;
state=s5;//读完一行数据则显示
end
elsestate=s1;endelsestate=s3;//当前字节移位输出
、end
s5:
begin
sck=l’b0;
le=1’b0;
counter=-hent;OE=I’bl;
CE=I’b0;
if(addr==nsereen、
addr=-0;
oel=l’b0;
es=l。
b0;state=sl;end
3系统测试及仿真
系统的开发调试环境是:
单片机部分在KeilC51下调试,CPLD部分在Maxplusl0下调试。
LED显示屏的扫描控制模块的
VerilogHDL源程序编写完成后,在ALTERA公司Maxplusl0可
以先进行软件仿真,以观察各信号是否符合硬件电路所需的时序要求。
图4为扫描模块CLPD仿真结果,符合设计要求。
通过
JTAG接口下载到ATFl508AS后,系统工作正常。
图5Maxplusl0下扫描控制模块的仿真
4结束语
基于VerilogHDL实现的LED显示屏扫描控制模块,应用于
我们开发LED大屏幕电子信息显示屏系统,简化了系统结构,提高性了性价比。
该LED显示屏在实际应用中具有良好的显示效果,画面清晰、性能稳定,已经在学校的多个部门得到应用。
本文作者创新点:
使用双口RAMIDT7007在单片机与CPLD实现高速数据通信,同时基于CPLD芯片和VefilogHDL实现快速扫描控制,这两大关键技术的应用解决了普通LED显
示屏刷新率难以提高的问题。
参考文献
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微计算机信息,2006.11
[4】黄毅,朱为等.基于CPLD的LED显示屏异步控制系统设计[J】_
电子器件.2004.3
作者简介:
聂雄(1972一),男(壮),广西德保人,广西大学计算机与电子信息学院讲师,主要从事单片机及嵌入式系统的研究。
Biography:
Nie
Xiong(1972一),male,Chuang,debao,Guangxi
province,lecturer,CollegeofComputerandElectronicsandIn—formation,GuangxiUniversity,engageinstuayofMCUandem-
beddedsystem.
(30004广西广西大学计算机与电子信息学院1聂雄
通讯地址:
(30004广西广西大学计算机与电子信息学院)聂雄
(收稿日期:
2007.4.23)(修稿日期:
2007.5.25)
(上接第210页)
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[5】刘德江,攸阳.基于Matlab仿真的短波无线信道研究[J]微计算
机信息.2006,4.PP273—275
作者简介:
林智慧,(1980__.,女(满族),辽宁省沈阳人,硕士研究
生,研究方向为卫星通信;李磊民,(196叫,男,四川省绵阳人,教
授,从事通信与信息系统、自动控制方向的研究;姚远程,(1962一),男,四川阆中人,教授,主要从事通信与信息系统、地空导弹制导雷达的研究;马上,(1978--),男,四川仪陇人,现为电子科技大学博士研究生,主要从事网络及协议分析和FPGA设计。
(621010四川西南科技大学信息工程学院)林智慧李磊民姚远程马上
.
通讯地址:
(621010四川西南科技大学信息工程学院1林智慧
(收稿日期:
2007.3.23)(修稿日期:
2007.4.25)
一200—360元,年邮局订阅号:
82.946
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