第6章时序逻辑电路.docx
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第6章时序逻辑电路
时序逻辑电路
1.已知一时序电路的状态表如表1所示,A为输入信号,试作出相应的状态图。
表1
现态
(Sn)
次态/输出(Sn+1/Z)
A=0
A=1
a
d/1
b/0
b
d/1
c/0
c
d/1
a/0
d
b/1
c/0
2.已知状态表如表2所示,输入为X1X0,试作出相应的状态图。
表2
现态
(Sn)
次态/输出(Sn+1/Z)
X1X0=00
X1X0=01
X1X0=10
X1X0=11
S0
S0/0
S1/0
S3/0
S2/1
S1
S1/0
S2/1
S3/1
S0/0
S2
S2/0
S1/0
S3/0
S3/0
S3
S3/0
S0/1
S2/0
S2/0
3.已知状态图如图3所示,试列出它的状态表。
图3
4.试画出101序列检测器的状态图,已知此检测器的输入、输出序列如下:
(1)输入A:
010101101
输出Z:
000101001
(2)输入A:
0101011010
输出Z:
0001000010
5.图5是某时序电路的状态图,设电路的初始状态为01,当序列A=100110(自左至右输入)时,求该电路输出Z的序列。
1/0
图5
6.已知某时序电路的状态表如表6所示,输入为A,试画出它的状态图。
如果电路的初始状态在b,输入信号A依次是0、1、0、1、1、1、1,试求其相应的输出。
表6
现态
(Sn)
次态/输出(Sn+1/Z)
A=0
A=1
a
a/0
b/0
b
a/1
d/1
c
b/1
e/1
d
d/0
c/0
e
b/1
a/1
7.已知某同步时序电路含有两个上升沿敏感的D触发器,其激励方程组为
D0=X2X1+X1Q0+X2Q0
D1=X1X2Q0
输出方程为
Z=Q1
列出状态转换真值表和状态图,并分析其逻辑功能。
若输入信号的波形如图7所示,且电路的初始状态为00,试画出Q1、Q0的波形。
图7
8.已知状态表如表8所示,若电路的初始状态为Q1Q0=00,输入信号A的波形如图8所示,输出信号为Z,试画出Q1Q0的波形(设触发器对下降沿敏感)。
表8
A=0
A=1
00
01/1
11/1
01
10/0
10/0
10
10/0
11/0
11
01/1
00/1
图8
9.试分析图9a所示时序电路,画出其状态表和状态图。
设电路的初始状态为0,试画出在图9b所示波形作用下,Q和Z的波形图。
(a)(b)
图9
10.试分析图10a所示时序电路,画出其状态表和状态图。
设电路的初始状态为0,画出在图10b所示波形作用下,Q和Z的波形图。
(a)(b)
图10
11.试分析图11所示时序电路,画出状态图。
图11
12.分析图12所示电路,写出它的激励方程组、状态方程组和输出方程,画出状态表和状态图。
图12
13.分析图13所示同步时序电路,写出各触发器的激励方程,电路的状态方程组和输出方程,画出状态表和状态图。
图13
14.用JK触发器设计一同步时序电路,其状态如表14所示。
表14
A=0
A=1
00
01/0
11/0
01
10/0
00/0
10
11/0
01/0
11
00/1
10/1
15.某同步时序电路的状态图如图15所示,试写出用D触发器设计时的最简激励方程组。
图15
16.试用上升沿敏感的JK触发器设计一同步时序电路,其状态图如图16所示,要求电路使用的门电路最少。
图16
17.试用下降沿敏感的D触发器设计一同步时序电路,其状态图如图17a所示,S0、S1、S2的编码如图b所示。
(a)(b)
图17
18.试用下降沿敏感的JK触发器和最少的门电路,实现图18所示的Z1和Z2输出波形。
图18
19.试用上升沿敏感的D触发器设计一个1101序列检测器,它有一个输入端和一个输出端。
20.一时序电路如图20a所示,试画出在CP作用下,Q0、Q1、Q2和Z端的波形,设各触发器的初态均为零。
(a)(b)
图20
21.分析图21所示时序电路。
(1)写出各触发器的CP信号方程和激励方程;
(2)写出电路的状态方程组和输出方程;
(3)画出状态表及状态图;
(4)画出电路的时序图。
图21
22.4位双向移位寄存器74HC194构成的电路如图22所示,试画出其输出(Q3~Q0)波形,并分析该电路的逻辑功能。
图22
23.试用两片74HC194构成8位双向移位寄存器。
24.在某计数器的输出端观察到如图24所示的波形,试确定该计数器的模。
图24
25.试用下降沿敏感的JK触发器组成4位异步二进制减计数器,画出逻辑图。
26.试用下降沿敏感的D触发器组成4位异步二进制加计数器,画出逻辑图。
27.试分析图27电路是几进制计数器,画出各触发器输出端的波形图。
图27
28.试用上升沿敏感的D触发器和门电路设计一个同步3进制减计数器。
29.试分析图29所示电路,画出它的状态图,说明它是几进制计数器。
图29
30.试分析图30所示电路,画出它的状态图,说明它是几进制计数器。
(74HCT163是具有同步清零功能的4位同步二进制加计数器,其他功能与74HCT161相同)
图30
31.试分析图31所示电路,画出它的状态图,说明它是几进制计数器。
图31
32.试分析图32所示电路,画出它的状态图,说明它是几进制计数器。
图32
33.试用74HCT161设计一个计数器,其计数状态为自然二进制数1001~1111。
34.试分析图34所示电路,说明它是多少进制的计数器,采用了何种进位方式。
图34
35.试分析图35所示电路,说明它是多少进制的计数器。
图35
36.试用74HCT161构成同步24进制计数器,要求采用两种不同的方法。
37.用一个全加器和一个D触发器及两个8位移位寄存器A、B构成的8位串行加法电路如图37所示。
图中,CLK为时钟输入端;
为置数控制输入端,当
=0时,8位被加数A7~0和8位加数B7~0将分别进入移位寄存器A和B;AE为加运算控制端,当AE=1时,进行串行加法运算,输入8个时钟脉冲后恢复为0;Q7~0为8位和输出端;C为进位输出端。
移位寄存器A、B的CP端为时钟输入端,
端为并行置数控制端,DSI和DSO端分别为串行数据输入、输出端。
试分析电路的工作原理。
图37
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