cameralinkv20中文版汇编.docx
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cameralinkv20中文版汇编
1Cameralink
1.1引言
Cameralink是一个为视觉应用设计的通讯接口,它对NS的Channellink技术进行了拓展.
1.2约定
文档中“shall”表示强制要求,“can”表示可选。
1.3LVDS技术描述
低压差分信号是一个高速、低功耗、常用的接口标准。
又称为ANSI/TIS/EIA-644。
最大传输速率1.923Gbps。
差分信号能承受±1v的共模噪声。
1.4ChannelLink
国家半导体(NS)为了解决平板显示问题开发了channellink技术,基于LVDS物理层。
channellink包含一个发一个收,发送端接收28位的单端信号和一个单端时钟,数据按照7:
1串行化,这样需要4根LVDS数据线和一个LVDS时钟线。
接收端接收4个LVDS数据流和一个专用时钟,并转换成28bits数据和一个时钟。
示意图如下
1.5CameraLink的5种配置方式
每种配置支持不同的位宽,方便制造商选择不同的配置来匹配他们的产品。
•lite-Supportsupto10bits,oneconnector
•base-Supportsupto24bits,oneconnector
•medium-Supportsupto48bits,twoconnectors
•full-Supportsupto64bits,twoconnectors
•80bit-Supportsupto80bits,twoconnectors
1.6技术优势
1.6.1较小的连接器和线缆
28bits可以通过5个LVDS对传输,降低了接插件的大小,为更小的相机提供了可能。
1.6.2高数据传输速率
ChannelLink家族芯片的最大速率可达2.38Gbps,符合当前传输速度不断提高的趋势
2相机信号要求
2.1介绍
主要介绍信号的定义,CameraLink线缆提供控制信号、串行通信和视频数据。
2.2视频数据
图像数据和图像数据使能在channellink总线上传输。
2.2.1CameraLinkBase/Medium/Full
CameraLinkBase/Medium/Full定义了4个使能信号,描述如下
•FVAL—场有效,高期间可以输出行有效,FVAL和第一个有效行前沿没有间隔
•LVAL—行有效,高期间可以输出数据有效,LVAL和第一个像素有效没有间隔
•DVAL—数据有效,高有效
•Spare—剩余,备用
相机上的每个channellink芯片都必须提供所有定义的使能信号,相机需保证所有未用到的数据位必须嵌位到一个已知值。
图像数据位分布请参考第四、五部分。
2.2.2CameraLinkLite
•FVAL—场有效,高期间可以输出行有效,FVAL和第一个有效行前沿没有间隔
•LVAL—行有效,高期间可以输出数据有效,LVAL和第一个像素有效没有间隔
•DVAL—数据有效,高有效
•Spare—这种配置下没有分配
相机上的每个channellink芯片都必须提供上述3个使能信号,相机需保证所有未用到的数据位必须嵌位到一个已知值。
图像数据位分布请参考第4、5章。
2.2.3CameraLink80bit
80bit配置模式使用了一些使能信号来传输数据,所有的剩余用来传输数据。
使能信号定义如下
•FVAL—场有效,高期间可以输出行有效,只提供给第一片channellink芯片
•LVAL—行有效,高期间可以输出数据有效,提供给所有channellink芯片
备注:
DVAL和Spare信号用来传输数据
相机必须给基本channellink芯片提供FVAL和LVAL信号,其他两片必须提供LVAL,其他信号用作数据。
2.3相机控制信号
2.3.1CameraLinkBase/Medium/Full
保留4个LVDS信号对,用来做通用相机控制,对采集卡来说是输出,相机是输入,相机制造商可以根据他们的产品定义这些信号。
•CameraControl1(CC1)
•CameraControl2(CC2)
•CameraControl3(CC3)
•CameraControl4(CC4)
2.3.2CameraLinkLite
保留1个LVDS信号对,用来做通用相机控制,对采集卡来说是输出,相机是输入,相机制造商可以根据他们的产品定义这个信号。
•CameraControl(CC)
2.3.3CameraLink80bit
同CameraLinkBase/Medium/Full
2.4通讯
2.4.1CameraLinkBase/Medium/Full
2个LVDS信号对,用来做相机和采集卡间的异步串行通讯,波特率至少9600。
信号包含
•SerTFG—to采集卡的差分对
•SerTC—to相机的差分对
串行接口有如下特性
一个开始位,一个停止位,没有奇偶校验,没有握手。
采集卡厂商必须提供一个API来使用这个串行通讯接口,详细参见第8章
2.4.2CameraLinkLite
1个LVDS信号对,用来做从采集卡向相机异步串行通讯,从相机到采集卡的通讯在数据的一个LVDS信号对上。
•SerTC—to相机的差分对
•SerTFG—to采集卡的差分对,这个信号分配到数据个差分对上,详细参见bit分配,传输速率不是时钟速率,根据相机中的波特率来定。
串行接口有如下特性
一个开始位,一个停止位,没有奇偶校验,没有握手。
采集卡厂商必须提供一个API来使用这个串行通讯接口,详细参见第8章
2.4.3CameraLink80bit
同CameraLinkBase/Medium/Full
3端口分配
不同配置的命名如下:
•Lite/Base–1个ChannelLink芯片,1个线缆连接器
•Medium-2个ChannelLink芯片,2个线缆连接器
•Full/80bit-3个ChannelLink芯片,2个线缆连接器
3.1端口定义-所有配置
一个端口定位一个8位的字,LSB是bit0,MSB是bit7,。
CameraLink使用8个端口,从A-J,下表中列出了各种配置的具体情况。
Configuration
PortsSupported
NumberofChips
Numberofonnectors
Lite
A,B(upto10bitsonly)
1
1
Base
A,B,C
1
1
Medium
A,B,C,D,E,F
2
2
Full
A,B,C,D,E,F,G,H
3
2
80bit
A,B,C,D,E,F,G,H,I,J
3
2
3.2相机硬件布局和框图
3.2.1Base/Medium/Full配置
Figure1DataRoutingforBase,Medium,andFullConfigurations
Figure2BlockDiagramofBase,Medium,andFullConfiguration
3.2.2LiteConfigurations
Figure3DataRoutingforLiteConfigurationsPort
Figure4BlockDiagramofLiteConfiguration
3.2.380bitConfigurations
下图列出了80bit10tap/8bit的配置和布局和80bit8tap/10bit的配置和布局。
藏族人的Figure5DataRoutingfor80bitConfigurations
pancaken.烙饼;薄饼
△Foster福斯特(姓或男名)
rown.一行;一排Figure6BlockDiagramof80bit,10-tap/8-bitConfiguration
Figure7BlockDiagramof80bit,8-tap/10-bitConfiguration
4
5extensionn.电话分机;扩大;延伸channellink芯片到接插件的位分布
5.1
5.2anxiousadj.忧虑的;不安的Base,MediumandFullConfigurations的位分布
芯片端的位分布
jogvi.慢跑vt.轻推;轻撞Pin-Name
extensionn.电话分机;扩大;延伸ChipXSignal
ChipYSignal
ChipZSignal
TxCLKOut/TxCLKIn
thankfuladj.感激的;感谢的Strobe
jeepn.吉普车Strobe
Strobe
TX/RX24
LVAL
LVAL
LVAL
TX/RX25
FVAL
FVAL
FVAL
TX/RX26
DVAL
DVAL
DVAL
TX/RX23
Spare
Spare
Spare
TX/RX0
PortA0
PortD0
PortG0
TX/RX1
PortA1
PortD1
PortG1
TX/RX2
PortA2
PortD2
PortG2
TX/RX3
PortA3
PortD3
PortG3
TX/RX4
PortA4
PortD4
PortG4
TX/RX6
PortA5
PortD5
PortG5
TX/RX27
PortA6
PortD6
PortG6
TX/RX5
PortA7
PortD7
PortG7
TX/RX7
PortB0
PortE0
PortH0
TX/RX8
PortB1
PortE1
PortH1
TX/RX9
PortB2
PortE2
PortH2
TX/RX12
PortB3
PortE3
PortH3
TX/RX13
PortB4
PortE4
PortH4
TX/RX14
PortB5
PortE5
PortH5
TX/RX10
PortB6
PortE6
PortH6
TX/RX11
PortB7
PortE7
PortH7
TX/RX15
PortC0
PortF0
TX/RX18
PortC1
PortF1
TX/RX19
PortC2
PortF2
TX/RX20
PortC3
PortF3
TX/RX21
PortC4
PortF4
TX/RX22
PortC5
PortF5
TX/RX16
PortC6
PortF6
TX/RX17
PortC7
PortF7
5.3BitAllocationforthe80-Bit,10-tap/8-bitConfiguration
芯片端的位分布
Pin-Name
ChipXSignal
ChipYSignal
ChipZSignal
TxCLKOut/TxCLKIn
Strobe
Strobe
Strobe
TX/RX0
PortA0
PortD2
PortG5
TX/RX1
PortA1
PortD3
PortG6
TX/RX2
PortA2
PortD4
PortG7
TX/RX3
PortA3
PortD5
PortH0
TX/RX4
PortA4
PortD6
PortH1
TX/RX5
PortA5
PortD7
PortH2
TX/RX6
PortA6
PortE0
PortH3
TX/RX7
PortA7
PortE1
PortH4
TX/RX8
PortB0
PortE2
PortH5
TX/RX9
PortB1
PortE3
PortH6
TX/RX10
PortB2
PortE4
PortH7
TX/RX11
PortB3
PortE5
PortI0
TX/RX12
PortB4
PortE6
PortI1
TX/RX13
PortB5
PortE7
PortI2
TX/RX14
PortB6
PortF0
PortI3
TX/RX15
PortB7
PortF1
PortI4
TX/RX16
PortC0
PortF2
PortI5
TX/RX17
PortC1
PortF3
PortI6
TX/RX18
PortC2
PortF4
PortI7
TX/RX19
PortC3
PortF5
PortJ0
TX/RX20
PortC4
PortF6
PortJ1
TX/RX21
PortC5
PortF7
PortJ2
TX/RX22
PortC6
PortG0
PortJ3
TX/RX23
PortC7
PortG1
PortJ4
TX/RX24
LVAL
PortG2
PortJ5
TX/RX25
FVAL
PortG3
PortJ6
TX/RX26
PortD0
PortG4
PortJ7
TX/RX27
PortD1
LVAL
LVAL
5.4BitAllocationforthe80-Bit,8-tap/10-bitConfiguration
芯片端的位分布
Pin-Name
ChipXSignal
ChipYSignal
ChipZSignal
TxCLKOut/TxCLKIn
Strobe
Strobe
Strobe
TX/RX0
PortA0
PortD0
PortG0
TX/RX1
PortA1
PortD1
PortG1
TX/RX2
PortA2
PortD2
PortG2
TX/RX3
PortA3
PortD3
PortG3
TX/RX4
PortA4
PortD4
PortG4
TX/RX6
PortA5
PortD5
PortG5
TX/RX27
PortA6
PortD6
PortG6
TX/RX5
PortA7
PortD7
PortG7
TX/RX7
PortB0
PortE0
PortH0
TX/RX8
PortB1
PortE1
PortH1
TX/RX9
PortB2
PortE2
PortH2
TX/RX12
PortB3
PortE3
PortH3
TX/RX13
PortB4
PortE4
PortH4
TX/RX14
PortB5
PortE5
PortH5
TX/RX10
PortB6
PortE6
PortH6
TX/RX11
PortB7
PortE7
PortH7
TX/RX15
PortC0
PortF0
PortI5
TX/RX18
PortC1
PortF1
PortI6
TX/RX19
PortC2
PortF2
PortI7
TX/RX20
PortC3
PortF3
PortJ0
TX/RX21
PortC4
PortF4
PortJ1
TX/RX22
PortC5
PortF5
PortJ2
TX/RX16
PortC6
PortF6
PortJ3
TX/RX17
PortC7
PortF7
PortJ4
TX/RX24
LVAL
LVAL
LVAL
TX/RX25
FVAL
PortI2
PortJ5
TX/RX26
PortI0
PortI3
PortJ6
TX/RX23
PortI1
PortI4
PortJ7
5.5BitAllocationfortheLiteConfiguration
芯片端位分布
Pin-Name
ChipXSignals
8-bit
10-bit
TxCLKOut/TxCLKIn
Strobe
Strobe
TX/RX24
LVAL
LVAL
TX/RX25
FVAL
FVAL
TX/RX26
DVAL
DVAL
TX/RX22
SerTFG
SerTFG
TX/RX0
PortA0
PortA0
TX/RX1
PortA1
PortA1
TX/RX2
PortA2
PortA2
TX/RX3
PortA3
PortA3
TX/RX4
PortA4
PortA4
TX/RX6
PortA5
PortA5
TX/RX20
PortA6
PortA6
TX/RX21
PortA7
PortA7
TX/RX7
PortB0
PortB0
TX/RX19
PortB1
PortB1
6不同配置的位分布
6.1BitAssignmentsforBaseConfiguration
Port/bit
8-bitx1~3*
10-bitx1~2
12-bitx1~2
14-bitx1
16-bitx1
24-bitRGB
PortA0
A0
A0
A0
A0
A0
R0
PortA1
A1
A1
A1
A1
A1
R1
PortA2
A2
A2
A2
A2
A2
R2
PortA3
A3
A3
A3
A3
A3
R3
PortA4
A4
A4
A4
A4
A4
R4
PortA5
A5
A5
A5
A5
A5
R5
PortA6
A6
A6
A6
A6
A6
R6
PortA7
A7
A7
A7
A7
A7
R7
PortB0
B0
A8
A8
A8
A8
G0
PortB1
B1
A9
A9
A9
A9
G1
PortB2
B2
Nc
A10
A10
A10
G2
PortB3
B3
Nc
A11
A11
A11
G3
PortB4
B4
B8
B8
A12
A12
G4
PortB5
B5
B9
B9
A13
A13
G5
PortB6
B6
Nc
B10
nc
A14
G6
PortB7
B7
Nc
B11
nc
A15
G7
PortC0
C0
B0
B0
nc
nc
B0
PortC1
C1
B1
B1
nc
nc
B1
PortC2
C2
B2
B2
nc
nc
B2
PortC3
C3
B3
B3
nc
nc
B3
PortC4
C4
B4
B4
nc
nc
B4
PortC5
C5
B5
B5
nc
nc
B5
PortC6
C6
B6
B6
nc
nc
B6
PortC7
C7
B7
B7
nc
nc
B7
*如果使用一个通道,使用PORTA,如果使用两个通道使用PARTA和POARTB。
6.2BitAssignmentforMediumConfiguration
Port/bit
8-bitx4
10-bitx3~4
12-bitx3~4
30-bitRGB
36-bitRGB
PortA0
A0
A0
A0
R0
R0
PortA1
A1
A1
A1
R1
R1
PortA2
A2
A2
A2
R2
R2
PortA3
A3
A3
A3
R3
R3
PortA4
A4
A4
A4
R4
R4
PortA5
A5
A5
A5
R5
R5
PortA6
A6
A6
A6
R6
R6
PortA7
A7
A7
A7
R7
R7
PortB0
B0
A8
A8
R8
R8
PortB1
B1
A9
A9
R9
R9
PortB2
B2
nc
A10
nc
R10
PortB3
B3
nc
A11
nc
R11
PortB4
B4
B8
B8
B8
B8
PortB5
B5
B9
B9
B9
B9
PortB6
B6
nc
B10
nc
B10
PortB7
B7
nc
B11
nc
B11
PortC0
C0
B0
B0
B0
B0
PortC1
C1
B1
B1
B1
B1
PortC2
C2
B2
B2
B2
B2
PortC3
C3
B3
B3
B3
B3
PortC4
C4
B4
B4
B4
B4
PortC5
C5
B5
B5
B5
B5
PortC6
C6
B6
B6
B6
B6
PortC7
C7
B7
B7
B7
B7
PortD0
D0
D0
D0
nc
nc
PortD1
D1
D1
D1
nc
nc
PortD2
D2
D2
D2
nc
nc
PortD3
D3
D3
D3
nc
nc
PortD4
D4
D4
D4
nc
nc
PortD5
D5
D5
D5
nc
nc
PortD6
D6
D6
D6
nc
nc
PortD7
D7
D7
D7
nc
nc
PortE0
Nc
C0
C0
G0
G0
PortE1
Nc
C1
C1
G1
G1
PortE2
Nc
C2
C2
G2
G2
PortE3
Nc
C3
C3
G3
G3
PortE4
Nc
C4
C4
G4
G4
PortE5
Nc
C5
C5
G5
G5
PortE6
Nc
C6
C6
G6
G6
PortE7
Nc
C7
C7
G7
G7
PortF0
Nc
C8
C8
G8
G8
PortF1
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