VGA发生器verilog代码.docx
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VGA发生器verilog代码.docx
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VGA发生器verilog代码
//==========================================================================
//Filename:
VGA_CTL.v
//Modulename:
VGA_CTL
//Function:
ThisisaVGAinterfacecontrolforFPGA,FPGAboradmadeby
//640*480@60Hz.
//==========================================================================
`defineUD#1
`definePIXEL_MAX16'h320//800
`defineLINE_MAX16'h20D//525
`defineHS_TIME16'h60//96`
`defineVS_TIME16'h2//2
moduleVGA_CTL
(
//Inputports.
SYSCLK,
RST_B,
KEY_B,
//Outputports.
RED,
GREEN,
BLUE,
VSYNC,
HSYNC
);
//==========================================================================
//Inputandoutputdeclaration
//==========================================================================
inputSYSCLK;
inputRST_B;
inputKEY_B;
output[1:
0]RED;
output[2:
0]GREEN;
output[2:
0]BLUE;
outputVSYNC;
outputHSYNC;
//==========================================================================
//Wireandregdeclaration
//==========================================================================
wireSYSCLK;
wireRST_B;
wireKEY_B;
reg[1:
0]RED;
reg[2:
0]GREEN;
reg[2:
0]BLUE;
regVSYNC;
regHSYNC;
//==========================================================================
//Wireandreginthemodule.
//==========================================================================
reg[15:
0]PIXEL_CNT;
reg[15:
0]LINE_CNT;
reg[15:
0]PIXEL_CNT_N;
reg[15:
0]LINE_CNT_N;
regVSYNC_N;
regHSYNC_N;
//==========================================================================
//Logic
//==========================================================================
//==========================================================================
//VerticalandHorizontalsynccontrol
//==========================================================================
//Pixelnumberinonelinecounter.
always@(posedgeSYSCLKornegedgeRST_B)
begin
if(!
RST_B)
PIXEL_CNT<=`UD16'h0;
else
PIXEL_CNT<=`UDPIXEL_CNT_N;
end
always@(*)
begin
if(PIXEL_CNT==`PIXEL_MAX)
PIXEL_CNT_N=16'h0;
else
PIXEL_CNT_N=PIXEL_CNT+16'h1;
end
//Linenumbercounter.
always@(posedgeSYSCLKornegedgeRST_B)
begin
if(!
RST_B)
LINE_CNT<=`UD16'h0;
else
LINE_CNT<=`UDLINE_CNT_N;
end
always@(*)
begin
if((LINE_CNT==`LINE_MAX)&&(PIXEL_CNT==`PIXEL_MAX))
LINE_CNT_N=16'h0;
elseif((LINE_CNT!
=`LINE_MAX)&&(PIXEL_CNT==`PIXEL_MAX))
LINE_CNT_N=LINE_CNT+16'h1;
else
LINE_CNT_N=LINE_CNT;
end
//HSYNCcontrol,beforeenablepixel,syncfirst.
always@(posedgeSYSCLKornegedgeRST_B)
begin
if(!
RST_B)
HSYNC<=`UD1'h0;
else
HSYNC<=`UDHSYNC_N;
end
always@(*)
begin
if(PIXEL_CNT==`PIXEL_MAX)
HSYNC_N=1'h0;
elseif(PIXEL_CNT==`HS_TIME)
HSYNC_N=1'h1;
else
HSYNC_N=HSYNC;
end
//VSYNCcontrol,beforeenableline,syncfirst.
always@(posedgeSYSCLKornegedgeRST_B)
begin
if(!
RST_B)
VSYNC<=`UD1'h0;
else
VSYNC<=`UDVSYNC_N;
end
always@(*)
begin
if(LINE_CNT==`LINE_MAX)
VSYNC_N=1'h0;
elseif(LINE_CNT==`VS_TIME)
VSYNC_N=1'h1;
else
VSYNC_N=VSYNC;
end
//==========================================================================
//RGBoutputcontrol
//==========================================================================
always@(*)
begin
case(LINE_CNT[8:
7])
2'h0:
begin
RED=2'h3;
GREEN=3'h0;
BLUE=3'h0;
end
2'h1:
begin
RED=2'h0;
GREEN=3'h7;
BLUE=3'h0;
end
2'h2:
begin
RED=2'h0;
GREEN=3'h0;
BLUE=3'h7;
end
2'h3:
begin
RED=2'h3;
GREEN=3'h7;
BLUE=3'h7;
end
default:
begin
RED=2'h0;
GREEN=3'h0;
BLUE=3'h0;
end
endcase
end
endmodule
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