基于数字式锁相环频率合成器的设计与实现.docx
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基于数字式锁相环频率合成器的设计与实现
四川师范大学本科毕业设计
基于数字式锁相环频率合成器的设计与实现
学生姓名
院系名称
专业名称
班级
级班
学号
指导教师
完成时间
年月日
基于数字式锁相环频率合成器的设计与实现
电子信息工程专业
学生姓名指导老师
摘要随着通信信息技术的快速发展,信号产生的方式多种多样,然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用,数字式锁相环频率合成器在频率频率稳定度和频谱纯度上,频率输出个数上有着巨大的优势,是其他器件所不能代替的!
因此在军用和民用雷达领域,各种导航器以及通信领域广泛运用!
基于此,本人设计了一个由晶体振荡器和分频器,锁相环路(鉴相器,低通滤波器,压控振荡器)组成的数字式锁相环频率合成器,晶体振荡器的作用是产生一个固定的频率,然后通过分频器得到一个基准频率,锁相环路对基准频率进行频率合成,到最后,合成后的频率经过放大器,使不同的频率的幅度稳定在一定的范围内,这样的话不会是信号不会随着输出频率的变化而减少!
数字式锁相环频率合成器是开环系统的,频率转换时间很短,分辨率也较高,结构相对简单,成本也不高,输出的频率在稳定度和精准度上也有很大的优势。
但是,由于毕业在即时间紧张,本人经验有些不足,希望老师和同学们帮助与指导。
关键词:
锁相环频率合成晶体振荡器分频器锁相环路
TheDesignandImplementationofDigitalPllFrequencySynthesizer
AbstractWiththerapiddevelopmentofcommunicationtechnology,signalwayisvaried,butinsignaldigitalphaselockedloopfrequencysynthesizertechnologyplaysanincreasinglyimportantrole,digitalphaselockedloopfrequencysynthesizeronthefrequencystabilityandfrequencyspectrumpurity,frequencyoutputfactorhasahugeadvantage,iscannotreplacebyotherdevice!
Sointhefieldofmilitaryandcivilianradar,navigator,andwidelyusedcommunicationfield.
Basedonthis,Idesignedabythecrystaloscillatorandafrequencydivider,phaselockedloop(phasediscriminator,low-passfilter,avoltagecontrolledoscillator)consistingofdigitalphaselockedloopfrequencysynthesizer,theeffectofcrystaloscillatorisafixedfrequency,thenareferencefrequencyisobtainedbyfrequencydivider,phaselockedloopfrequencysynthesiswascarriedoutonthefundamentalfrequency,intheend,afterthesynthesisoffrequencythroughtheamplifier,thesizeofthedifferentfrequencystabilityinacertainrange,sonotthesignalsarenotasthechangeofoutputfrequencyandless!
Digitalphaselockedloopfrequencysynthesizeristheopenloopsystem,frequencyconversiontimeisshort,theresolutionishigheralso,structureisrelativelysimple,thecostisnothigh,theoutputfrequencyoftheinstabilityandprecisionalsohasagreatadvantage.However,duetothegraduationoftimeistight,Iexperiencesomeshortage,hopetheteacherandthestudentshelpandguidance.
Keywords:
Phase-lockedloopFrequencysynthesisCrystaloscillatorDividerPhaselockedloop
目录
摘要I
ABSTRACTII
目录
1绪论1
1.1数字锁相环频率合成器的发展与背景1
1.2设计的合理性1
2系统理论知识4
2.1频率合成器的工作原理4
2.2锁相环工作原理4
2.3频率合成器的性能指标6
2.4锁相环的主要指标6
3各单元模块电路的设计与实现6
3.1系统原理框图6
3.2信号源产生电路的设计7
3.3分频器电路设计8
3.4可变分频器的电路设计8
3.5锁相环的电路设计10
4硬件电路的仿真与测试10
4.1protues仿真10
4.2protel画的PCB板12
4.3实验结果与数据16
5总结18
参考文献19
致谢19
基于数字式锁相环频率合成器的设计与实现
1绪论
1.1数字锁相环频率合成器的发展与背景
在当今信息时代,由于各项信息技术的不断发展和需要,一个频率源的稳定度,频谱的纯度,频率范围,输出频率个数等指标已经被广大设计者和市场需求者看的十分重要,是衡量一个电子产品频率稳定度的重要指标。
以前设计者们为了使电子产品的频率更加稳定和精准,晶体振荡器经常被用来充当使频率更加稳定的一个角色,然而晶体振荡器输出的频率的个数不多,不能满足现在电子市场对频率输出个数多的要求,所以频率合成器被广大设计者日益看重并运用于通信,数字电视,导航,航天等技术领域!
频率合成器是对频率经行一个简单处理,如加减乘除运算后,以一个稳定度和准确度都较高的基准频率为参照,产生许多不同频率,它们的稳定度和准确度相似!
总之,数字式锁相环频率合成器就是以一个稳定度,纯度较高的基准频率为输入,输出多中稳定度,纯度较好的频率!
在当今电子系统中是不可越少的!
1.2设计的合理性
实现数字式锁相环频率合成器,方法多种多样,各种方案都有各自的特点,作用效果也大不一样。
下面有四种典型的设计方案,都能设计出锁相环频率合成器,然而我们可以通过比较,选出我们需要的更为简洁,功能却很完善,制作成本也较低的一种方案。
首先,对于方案一,如下图1结构框图图所示:
图1方案一的结构框图
方案二的电路结构框图如图2所示:
图2方案二的结构框图
方案三的结构框图如图3所示:
图3方案三的结构框图
方案四的结构框图如下图4所示:
图4方案四的结构框图
在四种方案中,不难发现方案一,方案二,方案三都是硬件电路才能实现的。
对于方案一,不难发现,其实是最易实现制作的,而且它能承担频率合成的,但是相位噪声和杂散的一些电路信号是对它影响比较大的!
方案二呢,是一种DDS驱动PLL的频率合成器。
方案三是一种单片机控制频率合成器。
显然方案一在性能上是劣于方案二和方案三的,但是方案二和方案三却是需要单片机控制的,较为复杂!
方案四不同于前三种方案设计,它不是硬件电路来实现的,是需要EDA来控制设计的,还需要在EDA基础上的VHDL语言来编写,也包含了嵌入式的知识!
技术是比较先进的,但是要实现频率合成,制作起来是很困难的,而且很复杂!
综上所诉,方案二,方案三性能上虽然优于方案一,但是需要计算机来控制单片机,对其进行频率合成。
方案四,需要编程来实现,运用了嵌入式,EDA的知识,较为复杂。
方案一虽然性能上是有些不足,但是完全能实现我的设计要求。
所以我选择方案一来实现我的设计!
方案一,这种数字锁相环频率较为简单,组成部分是参考振荡器,参考分频器,PD(鉴相器),LF(低通滤波器),VCO(压控振荡器),可变分频器等构成!
综合所述,就是锁相环,N分频器和输入信号构成的!
锁相环模块中,我为了降低制作的难度和复杂度,于是鉴相器PD和VCO压控振荡器用的是集成芯片提供!
PD鉴相器输入的误差相位误差电压是周期性的脉冲波形,这就需要一个环路低通滤波器使之输出一个直流控制电压,去控制压控振荡器的相位和频率,使它的误差电压减小,这样才能使相差和频差不能达到锁定模式,而且滤波器也可以滤掉电路中的高频噪声和交流谐波分量。
而N分频器的作用就是使经过压控振荡器输出的信号经过N位可控计数器分频后进入PD鉴相器,这样就可以使之与参考频率信号作比较了!
信号输入电路就是一个基准信号源,整个系统电路在此基础上对其经行频率合成,基准信号源的稳定度和精准度是会影响到输出频率的稳定度和精准度的!
因此,我们队基准信号源的稳定度和精准度的要求是蛮高的!
因此,选择方案一是合理的,能胜任本次设计的要求的!
2系统理论知识
2.1频率合成器的工作原理
频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线性运算,产生具有同样稳定度和精确度的大量离散频率的过程。
实现频率合成的电路叫频率合成器,频率合成器是现代电子系统的重要组成部分。
在通信、雷达和导航等设备中,频率合成器既是发射机频率的激励信号源,又是接收机的本地振荡器;在电子对抗设备中,它可以作为干扰信号放生器;在测试设备中,可作为标准信号源,因此频率合成器被人们称为许多电子系统的“心脏”。
早期的频率合成是用多晶体直接合成,以后发展成用一个高稳定参考源来合成多个频率。
20世纪50年代出现了间接频率合成技术。
但在使用频段上,直到50年代中期仍局限于短波范围。
60年代中期,带有可变分频的数字锁相式频率合成器问世。
60年代后期,全晶体管化的微波频率合成技术已应用于通信设备。
随着大规模集成电路的发展,新的全数字化的频率合成技术得以实现。
80年代频率合成技术进入毫米波范围。
频率合成技术广泛用于通信、导航、雷达和测量等设备中。
测量设备采用频率合成技术能提高测量精度,并易于与微处理机相结合,实现测量的自动化。
2.2锁相环工作原理
数字锁相环的组成:
一个源极跟随器,一个齐纳二极管,一个压控振荡器,两个鉴相器(相位比较器)。
鉴相器(相位比较器)的两个输入端是3和14脚,14脚可以直接与大小信号链接。
鉴相器1(相位比较器1)的类型是异或门,鉴相器2(相位比较器2)的类型结构是4组边沿触发器。
如下图5是CD4046内部结构框图:
图5CD4046内部电路机构框图
CD4046的引脚排列如下图6所示:
图6CD4046的引脚排列
CD4046的引脚排列,采用16脚双列直插式,各引脚功能:
1脚是相位输出端,环路入锁时为高电平,环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端,高电平时禁止,低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端,用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
过去的锁相环多采用模拟电路构成,现在却常使用集成电路的锁相环,CD4046是一种通用的CMOS锁相环集成电路,它的特点是把电源电压范围在3V到18V之间,输入阻抗高,动态功耗很小,在中心频率为10kHz下功耗只有600uw左右,属于微功耗器件!
锁相环频率合成器是基于锁相环路的同步原理,是由一个高准度高稳定度的参考晶体振荡器合成多个离散频率!
而且锁相环还有许多优点:
1)锁相环在锁定时无剩余频差;
2)锁相环具有良好的窄带载波跟踪性能;
3)锁相环具有良好的宽带调制跟踪性能;
4)门限性能好;
5)锁相环电路易于集成,已有大量的集成锁相环电路问世,许多行业都运用了锁相环来合成频率。
2.3频率合成器的性能指标
在以下的性能指标中,转换时间在收发信机设计中将很大的程度上影响通信传输的有效性指标。
每一次发送接收的改变,都要经历一次频率合成的跟踪锁定过程。
频率合成器的性能需要一系列指标来表征,一般以下述基本指标衡量其优劣:
频率范围、频率分辨力、频率转换时间、频率准确度和稳定度、频谱纯度、系列化、标准化及模块化的可实现性、成本、体积及质量。
1)频率范围:
指频率合成器输出频率最高和最低之间的频段宽度。
一般来说,频率范围决定于压控振荡器的频率范围。
2)频率间隔:
指频率合成器2个相邻输出频率点之间的间隔,频率范围和频率间隔共同决定了信道数
3)转换时间:
指频率值发生改变时完成转换并达到锁定所需的时间。
4)噪声:
表征了输出信号的频率纯度,其中包括相位噪声和寄生电路干扰。
在以上性能指标中,转换时间在收发信机设计中将很大程度上影响通信传输的有效性指标。
每一次发送接收频率的改变,都要经历一次频率合成的跟踪锁定过程,当频率转换间隔较大时可能用时也较多,这个过程不能进行有效的数据传输,因而降低了有效的信道容量。
在锁相频率合成器设计中,尽量减小捕捉时间是本次设计需要注意的重点。
2.4锁相环的主要指标
锁相环路有许多性能,如锁定,跟踪,失锁功能!
锁定:
相位差接近于一个固定的字,频率调节变化为0,而且这种状态会一直保持下去。
跟踪:
跟踪是相位和输入参考频率在一定的范围内,以一定的速率变化,并且是以相同的规律跟随变化,这时就把这一过程视为跟踪过程,这种过程是在锁定的情况下才能进行的!
失锁:
这种失锁是瞬时频差不能为0的状态下,原来的环路是失锁的,但是环路能通过自身调节进入锁定的!
3各单元模块电路的设计与实现
3.1系统原理框图
数字式锁相环频率合成器的整个原理图如下图7所示:
图7系统原理框图
3.2信号源产生电路的设计
这个设计中由套环式振荡器电路产生信号源,组成部分是晶体振荡器和非门组合而成!
如图8所示:
图8套环式振荡器电路
这个设计之所以选择这个电路作为信号源产生电路是因为该电路很容易产生振荡信号,前三级与非门电路组成无稳态振荡器,最后一个门电路用作缓冲输出,电阻R1,电容C1,电压U2,电阻R2,电容C2与Y1组成了一个可提供与晶体谐振频率相近的振荡频率,显出电容特性!
3.3分频器电路设计
电路中锁相环鉴相器的鉴相频率有一定的范围,当晶体振荡产生一个稳定的频率的信号源后,需要一个分频器,使其进入锁相环的信号的频率在取值范围中,这样就可以使其鉴相器能识别该输入信号的频率!
分频器电路模块如下图9所示:
图9分频器电路原理模块
3.4可变分频器的电路设计
MC145152是摩托罗拉公司生产的大规模集成电路,它是一块采用半行码输入方式置定、由14根并行输入数据编程的双模CMOS-LSI锁相环频率合成器,该芯片内含参考频率振荡器、可供用户选择的参考分频器(12乘以8ROM参考译码器和12bit除以R计数器)、双端输出的鉴相器、控制逻辑、10位可编程的10bit除以N计数器、6位可编程的6bit除以A计数器和锁定检测等部分。
MC145152的管脚排列如图10所示:
图10MC145152引脚排列
MC145152是由两部分构成的:
第一部分是可预置的十进制减计数器,第二部分是“0”输出R-S触发器。
MC145152有四个输出端QO-Q3,作为多级级联使用,并且它的输入端也多,除了时钟端,时钟禁止端和清零端外,还有与QO-Q3相对应的四个预置数输入端P0-P3,以及预制控制端PE,为了完善电路的功能,还有个级联反馈输入端CF。
其实MC145152就是由4个触发器和几个进位及反馈门电路组成。
它的功能表如下表1所示:
表1MC145152功能表
输入
输出
CPENPECP0P1P2P3
&&&1&&&&
&&10d1d2d3d4
0000&&&&
&100&&&&
Q0Q1Q2Q3
0000
d1d2d3d4
不计数
不计数
表1就是1MC145152功能对照表
CF与Oc的关系对照表如表2所示:
表2CF与Oc的关系对照表
输入
输出
CF
1
0
Q0Q1Q2Q3
0000
0000
Oc
1
0
表一直接体现了清零,预置与计数的功能。
只要Cr为“0”点平或者正脉冲,那么计数器的输出端都置为“0”电平。
只要Cr为“0”,PE为“1”那么P0到P4的数据对应到Q0到Q3的输出端上。
在时钟上升沿使,计数器将做减计数。
表二是级联反馈段,计数器内部数据与Oc输出端的关系。
当CF为“1”时,并且计数器内部Q0到Q3都置为“0“时,则R-S触发器置数,Oc输出端为”1“电平。
这就是R-S触发器置数的唯一条件。
若CF端置为“0”电平,计数器内部数据置为“0”电平,那么Oc端输出的电平就是“0”。
3.5锁相环的电路设计
锁相环在整个系统中起着关键性的作用,为了使电路更加简单,我使用了锁相环CD4046集成芯片,芯片里面包含了晶体振荡器,分频器,鉴相器,环路滤波器!
锁相环原理框图如下图11所示:
图11锁相环原理框图
4硬件电路的仿真与测试
4.1proteus仿真
为了测试该设计的可行性,首先在电脑上用protues对其进行了电路功能的仿真,电路原理图如图12所示。
仿真时,可用示波器读观察的数据,示意图13如下:
图12protues仿真的实验电路图
图13protues仿真时示波器观测实验数据
4.2protel画的PCB板
仿真后,就要搭建实际电路,就要采用PCB板制作电路,然后打印电路板。
现在电路软件上画出电路PCB板图,PCB板所画电路原理图如下图14所示:
图14系统电路原理图
图14是整个系统的电路图,这个电路图在软件里面可以实现基本的数据测量。
图15锁相环及其晶体振荡器部分电路图
图16分频器及其拔码开关部分电路图
图16是对分频器和四位拔码开关的详细电路图,对于拔码开关,在电路仿真软件中,设计开关时是这样的:
假如需要把拔码开关3脚打开,只需要在设置setvalue中输入4即可。
如需要打开3,4脚,setvalue就输入12。
公式就是2的n次方减1,n就是需要拨开的引脚!
根据电路图画出的PCB板如下图17所示:
图17电路PCB图
所需电器元件如下列表3所示:
表3元件清单表
元件器名元件型号所需数量
锁相环集成电路CD40461
可编程4为BCD码1/N计数器CD45223
4位拔码开关S3
电容20uF1
电容0.068uF1
电阻10K2
电阻100K13
4.3实验结果与数据
1.用万用表检查各焊点及各连线。
2.检查芯片CD4046:
将3、4脚短接,3脚与MCI4522断开,调14脚输入信号的频率,测4脚输出信号的频率,若其变化与14脚输入信号频率变化一致,则表明4046工作正常。
3.检查芯片MCI4522:
6脚送入频率为fi=900Hz的信号,从预置MCI4522分频数为1001。
测MCI4522的12脚输出信号的频率,若为100Hz,则说明MCI4522焊接正确,工作正常
4.测试整个电路:
接上电源VDD,CD4046的14脚送入频率fi为100Hz从的信号,调MCI4522各预置端,设置不同的分频比N,分别测不同分频比时CD4046的4脚输出信号的频率f0
5.指标测量:
测VCO曲线时,将CD4046芯片的14脚和3脚断开,从第9脚输入1~5V的直流电压,每隔0.5V测1次4脚的输出频率,作出一条曲线;在2倍Vcc等于Vd时测量得到中心工作频率f0。
6.根据上述测量方法,和下表2的数据可求得VCO增益和频率合成器的阶数
K=(89900-9900)/(1.69-1.03)=121212
VCO实验数据如下表4所示:
表4VCO实验数据
CD40469脚的电压
(V)
输出频率
(Hz)
0.9
1.03
1.14
1.25
1.34
1.42
1.5
1.57
1.63
1.69
1.75
900
9900
19900
29900
39900
49900
59900
69900
79900
89900
99900
VCO曲线图如下图18所示:
图18压控振荡器VCO曲线图
在电路图设计完成后,行进仿真测试调试后,发现实验结果达到了我的设计所要求的功能,本设计要求的是实现频率在100Hz到100KHz的频率范围类的频率合成器,虽然所设计的频率合成器与理想频率合成器在性能上可能有些出入,但是基本实现了本课题的研究要求的!
通过实验数据和电路图分析所示,出现这些问题的原因可能有两个方面:
一,锁相环中的环路滤波器性能有限,不能完全抑制或者消除电路中的环路噪声,这样就影响了输出信号,导致了误差。
二,公共地端的耦合作用使电源的噪声耦合到另一部分区,就会使振荡器本身的相性噪声更加恶化。
在刚开始的测试中,我发现我的电路根本不能分频,仅仅能实现电压的改变,于是我问了周围同学查阅了一些资料,我发现问题可能是锁相环CD4046的第九脚没有接地,后来我把九脚接了地,发现问题解决了,电路能分频了,电压也能改变了!
5总结
截至到现在,毕业设计和论文已经完成,整体看来毕业设计完成的还不错,虽然在弄毕业设计的日子里,要花时间来实习,只有周末有空写论文,但是这种时光锻炼了我,让我养成了良好的论文写作习惯,这对我将来的生活以及工作都有很大的帮助!
经过这次的毕业设计,使我了解了锁相环的工作原理及其应用并且扩大了相关领域的专业知识!
使用数字式锁相环频率合成器是在无线电发射中使频率较为稳定的一种方法。
例如为相干解调提取参考载波、建立位同步等,也可以用于改善电视接收机的行同步和到,以提高抗干扰能力。
很重要的一点是,通过实验提高了发现问题,运用理论知识解决实际问题的能力。
通过调试来发现自己的错误并分析及排除这些故障,结合自己在实验过程中碰到的问题。
我觉得在调试过程中应该注意调试时应该分模块进行调试,每个模块都测试成功之后再测试整体,这样可以更好的检查出问题所在。
并且要学会从检测结果中分析出是那些出来问题。
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