VLSI设计的概述.ppt
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2023/11/21,1,1.1.2集成电路基本概念,形状:
一般为正方形或矩形。
面积:
几平方毫米到几百平方毫米。
面积增大引起功耗增大、封装困难、成品率下降,成本提高,可通过增大硅园片直径来弥补。
集成度,规模:
包含的晶体管数目或等效逻辑门的数量。
(1个2输入的NAND=4个晶体管)特征尺寸:
集成电路器件中最细线条的宽度,对MOS器件常指栅极所决定的沟导几何长度,是一条工艺线中能加工的最小尺寸。
反映了集成电路版图图形的精细程度,特征尺寸的减少主要取决于光刻技术的改进(光刻最小特征尺寸与曝光所用波长)。
硅园片直径:
考虑到集成电路的流片成品率和生产成本,每个硅园片上的管芯数保持在300个左右。
(inch),2023/11/21,2,DIP:
双列直插封装(60年代),FP(FlatPackage):
扁平封装,PLCC:
塑料有引线芯片载体封装,LCC:
有引线芯片载体封装,BGA:
球栅阵列封装(90年代初),QFP:
四边引出扁平封装(80年代),CPGA(CeramicPinGridArray):
陶瓷基板PGA,2023/11/21,3,制造工艺双极型Bipolar工艺:
最早采用的工艺,多数使用TTL(Transistor-TransistorLogic)或ECL(Emitter-CoupledLogic),耐压高、速度快,通常用于功率电子、汽车、电话电路与模拟电路;CMOS工艺:
ComplememtaryMOS,铝栅晶体管被多晶硅栅所代体,更易于实现n沟MOS和p沟MOS两种类型的晶体管,即同一集成电路硅片上实现互补MOS工艺。
生产工艺更简单,器件面积更小。
它的晶体管密度大,功耗小。
比双极型集成电路要偏宜,半导体产业的投资和集成电路市场的发展倾向于MOS电路;BiCMOS工艺:
双极型Bipolar和CMOS两种工艺的结合。
管芯中大部分采用CMOS,外围接口采用双极型Bipolar,做到功耗低、密度大,电路输出驱动电流大。
2023/11/21,4,特征尺寸越来越小(2000K)时钟速度越来越高(500MHz)电源电压单位功耗越来越低(9层)I/0引脚越来越多(1200)功耗越来越大,1.1.3集成电路发展的特点,2023/11/21,5,1.2摩尔定律(MooresLaw),1960年,美国Intel公司GordonMoore预言集成电路的发展遵循指数规律(IT行业神话),人们称之为”摩尔定律”,其主要内容如下:
(原内容:
每18个月,相同面积大小的芯片内,晶体管数量会增加一倍)
(1)集成电路最小特征尺寸以每三年减小70%的速度下降,集成度每一年翻一番;
(2)价格每两年下降一半;(3)这种规律在30年内是正确的(从1965年开始)。
2023/11/21,6,CPU发展趋势多核心更小的布线宽度和更多的晶体管更高的总线速度,更大的二级缓存cache(制造成本很高),图18IntelCoreYonah65nm核心处理器,2023/11/21,7,ElectronicDesignAutomation:
电子设计自化。
它的发展是以计算机科学、微电子技术的发展为基础的,并融合了应用电子技术、智能技术以及计算机图形学、拓扑学、计算数学等众多学科的最新成果发展起来的。
简单的说,EDA就是立足于计算机工作平台而开发出来的一整套先进的设计电子系统的软件。
熟练地掌握EDA技术,可以大大提高工作效率。
1.3.1EDA的含义,EDA=高性能PC平台+优秀电子系统设计软件,2023/11/21,8,1.3.2EDA技术发展的三个阶段,图110EDA技术的发展阶段,2023/11/21,9,CAD(ComputerAidedDesign)阶段CAD阶段:
是EDA技术发展的早期阶段。
原因:
计算机的功能比较有限(16位),还没有普及;电子设计软件功能比较弱。
用途:
对设计的电路的性能进行一些模拟和预测;完成PCB板的布局布线及简单的版图绘制。
CAE(ComputerAidedEngineering)阶段CAE阶段:
集成电路规模扩大,电子系统设计逐步复杂使得CAD工具逐步完善和发展,尤其是设计方法学、设计工具集成化。
特点:
单点设计工具和单元库逐渐完善,开始有许多单点工具集成在一起,工作效率大大提高。
2023/11/21,10,EDA(ElectronicDesignAutomation)阶段电子设计的要求:
工艺进入深亚微米;芯片规模达到上百万、上千万甚至上亿个晶体管;芯片的工作速度达到Gbps(GHz/s)级。
EDA辅助设计层次:
系统级、门级和物理实现级。
EDA设计涉及的电子电路设计领域:
低频到高频;线性电路到非线性电路;模拟电路到数字电路;PCB板设计到FPGA开发。
2023/11/21,11,图111EDA技术的主要应用范畴,2023/11/21,12,1.3.3EDA技术的特点及发展方向,1.EDA技术特点:
(1)高层次综合与优化目的:
更好的支持自顶向下的设计方法。
(2)采用硬件描述语言进行设计(VHDL,VerilogHDL)特点:
语言的公开可利用性;设计与工艺的无关性;宽范围的描述能力;便于组织大规模系统设计;便于设计复用、保存和修改;更适合描述大规模数字系统,能够使设计者在比较抽象的层次上对所设计的系统结构和逻辑功能进行描述。
2023/11/21,13,(3)开放性和标准化现代EDA工具普遍采用标准化和开放性框架结构,任何一个EDA系统只要建立符合标准化和开放性框架结构,就可以接纳其他厂商的EDA工具一起进行设计,实现EDA工具间组合和资源共享。
(4)IP模块的设计和可重复利用2.EDA技术发展方向:
(1)智能化更高、功能更强、高层次综合;
(2)支持软、硬协同设计;(3)EDA技术将随着微电子技术、计算机技术不断发展。
2023/11/21,14,1.3.4常用EDA工具,目前全球EDA软件由Cadence、Synopsys、Mentor三大厂商主导的局面,短时间内很难改变。
其中,cadence强项为IC版图设计和PCB设计;Synopsys强项为逻辑综合;Mentor强项为PCB设计和深亚微米IC设计验证和测试。
2023/11/21,15,EDA工具分类,2023/11/21,16,IC设计工具,设计输入与仿真Cadence:
Virtuosocomposer、Verilog_XL、NCVHDL、NCSimAldec:
ActiveHDLMentor:
ModelsimSynopsys:
VCS/VSS综合工具:
HDL转化为门级网表Synopsys:
DCExpertCadence:
BuilderGatesSynplicity:
Synplifypro布局布线工具Cadence:
PKS和SEPKSSynopsys:
PhysicalCompiler物理版图设计和验证工具Cadence:
VirtuosoLayoutEditorSynopsys:
ComosSE模拟电路编辑与仿真工具Synopsys:
HSpiceCadence:
SpectreSimulator,2023/11/21,17,2023/11/21,18,2023/11/21,19,2023/11/21,20,2023/11/21,21,2023/11/21,22,1.4.1IC产业的分工,
(1)IC设计(ICdesign)(Fabless):
是IC产业的高端,IC产业65%的利润在这一环节实现,在地域上主要集中在发达国家,如美国。
IC设计90%在美国,10%在其他发达地区,如法国和英国;
(2)IC制造(ICfoundry):
是IC产业的中端,IC产业25%利润在这一环节实现,在地域上主要集中在发达国家和地区;(3)IC封装测试(ICpackagingandtesting):
是IC产业的低端,IC产业只有10%的利润是在这一环节实现,在地域上主要集中在新兴市场国家(中国和印度等亚洲国家);(4)辅助产业:
包括晶圆生产、制造设备仪器及相关化学材料等。
2023/11/21,23,图112IC产业链示意图,IC产业可分为设备业、设计业、加工业、和支撑业(包括硅晶圆、各种化学试剂、气体、引线框等)。
IC加工本身按其顺序可分为光掩膜业、制造业(包括IDM和Foundry)、封装业和器件测试业。
2023/11/21,24,图113IC产业分工,2023/11/21,25,1.4.2IC产品的分类,IC产品分为数字电路、模拟电路和数模混合电路。
数字电路主要包括:
存储器、微处理器和逻辑电路;模拟电路主要包括:
标准模拟电路和特殊模拟电路。
图114IC产品分类,2023/11/21,26,IC系统设计,2023/11/21,27,1.5.1Top-down,Top-down:
自顶向下设计,在EDA工具支持下逐渐成为IC主要设计方法设计次序:
行为设计、结构设计、逻辑设计、电路设计和版图设计从系统设计入手,在顶层进行功能方框图的划分和结构设计;在功能级进行仿真、纠错,并用硬件描述语言对高层次的系统行为进行描述;用综合工具将设计转化为具体门电路网表。
注:
在Top-down的设计过程中,需要有EDA工具的支持,如综合,设计必须经过:
“设计验证修改设计再验证”的过程,不断反复,直到结果能够完全满足逻辑功能要求,并且在速度、功耗、价格和可靠性方面实现较为合理的平衡。
2023/11/21,28,图1-15Top-down设计次序,行为级:
确定芯片功能、性能、面积、工艺和成本等结构级:
将芯片分解为接口清晰、相互关系明确、尽可能简单的子系统,利用子系统构建较好的总体结构,逻辑级:
考虑各功能模块的具体实现,尽可能采用规则结构实现模块,充分利用经过考验的逻辑单元或模块。
需要进行逻辑仿真,确定逻辑设计正确电路级:
转为电路图,进行电路仿真,确定电路特性、功耗和延时等,版图级:
根据电路图绘制用于工艺制造的电路版图。
完成版图后进行参数提取和电路后仿真。
2023/11/21,29,综合综合:
指将一种设计转化为另一种设计形式。
我们这里是指将HDL语言、原理图等设计输入翻译成由与、或、非门,RAM,触发器等基本逻辑单元组成的逻辑连接,并根据目标及要求优化所生成的逻辑,最后得到网表文件供布局布线用。
高层综合:
(行为综合)是将系统的行为、各个组成部分的功能及输入输出,用HDL加以描述,然后进行行为综合,同时通过高层次硬件仿真进行验证。
逻辑综合:
将逻辑行为描述转换为使用门级单元的结构描述,同时要进行门级逻辑仿真和测试综合。
物理综合:
(版图综合)是将网表描述转换为版图。
2023/11/21,30,IP(IntellectualProperty):
指知识产权、著作权等。
IC设计中的IP:
指完成某种功能的设计模块。
在集成电路设计过程中,通过继承、共享或购买所需的部分或全部知识产权内核(IPCore),进行设计、综合和验证,从而加速流片设计过程的设计方法。
IP核的分类:
硬核:
以版图形式实现的设计模块,它基于一特定的工艺优化过的物理版图,而且用户不能改动,用户得到的硬核是产品的功能,而不是设计。
功用:
存储器、模拟器件和一些接口。
软核:
在寄存器级或门级对电路功能的不涉及工艺的HDL描述,表现为VerilogHDL或VHDL代码,用户可根据需要修改文件。
功用:
算法、编译码和加密等模块。
固核:
介于硬、软核之间(一般工艺进行综合和布局的IP核),它允许用户重新定义关键参数,内部连线也可以重新优化。
(EDIF网表形式),1.5.3IP复用技术,2023/11/21,31,IP核的特点:
软核:
开发成本低,使用灵活,预测性较差,延时不一定能达到要求。
但设计最能体现设计思想,适合二次开发;硬核:
开发成本较高,可预测性强,可靠性强,很快能投入使用;固核:
性能介于硬核和软核之间。
IP复用:
节省时间、缩短开发周期、避免重复劳动。
图116SOC结构示意图,2023/11/21,32,系统组成:
SOC系统由微处理器核(MCUcore)、数字信号处理核(DSPcore)、存储器核(RAM/ROM)、A/D核、D/A核以及USB接口等核构成。
图117FPGA中嵌入IP核的SOPC(AlteraStartixII),2023/11/21,33,模型复杂问题(器件、时序、连线、版图效应)对EDA工具的要求越来越高器件模型:
能精确地描述深亚微米工艺的物理特性和电学特性的短沟道器件模型,充分考虑工艺、电压和温度。
(二次效应:
电阻、电感、电流泄露、电子迁移等)分布参数模型时序收敛:
一般指前后端设计时序一致,也就是逻辑与物理的反复设计问题。
这使得前端设计与后端设计联系更密切(0.8um1次,0.5um5次,0.35um10次)互连线延迟模型:
互连延迟将超过门延迟,而且由于集成电路工作频率的提高,允许的时序容差变小电路元件延迟减小。
互连线延迟增大(5070%,0.35um),必须考虑互连线的分布电阻和分布电容,建立精确的互连线延迟模型。
版图效应:
当工艺尺寸到达250nm以下时,设计版图(design)、掩模版图(Mask)、晶圆图形(wafer)之间会有较大误差,设计时应考虑这些效应并提前修改。
1.6深亚微米技术的挑战,2023/11/21,34,低功耗和散热问题由于集成度和工作频率更高,使单位面积的功耗加大,功耗已成为制约集成度进一步提高的主要因素之一。
SOC可包含一亿个晶体管,散热成为一个问题。
不仅移动通讯、便携电脑,而且所有电子设备低功耗永远是一个努力的目标。
信号完整性问题对布局和布线工具提出更高要求信号完整性主要是指信号在信号线上传输的质量,当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时,该电路就有很好的信号完整性。
当信号不能正常响应或者信号质量不能使系统长期稳定工作时,就出现了信号完整性问题,信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。
一般认为,当系统工作在50MHz时,就会产生信号完整性问题,而随着系统和器件频率的不断攀升,信号完整性的问题也就愈发突出。
主要影响因素:
串扰和噪声时钟线和电源线的影响电子迁移、热电子衰减和导线的自热,2023/11/21,35,串扰和噪声互连线越来越细长,间距来越小,连线的分布电阻和分布电容变大,当工作频率较高时易产生串扰和噪声。
串扰:
两个或两个以上的布线路径存在一定距离并呈并行分布时,彼此之间就存在把脉冲从一个节点传到另一个节点的耦合电容。
串扰对时序的影响,会使高速芯片不能以最快速度工作。
版图设计时避免平行线,缩短连线时钟线和电源线的影响互连线延迟会造成时序问题:
时钟偏斜(clockskew)芯片内部由电节点把电源分配到芯片的内部电路,由于导线本身存在电阻,使得达到各节点的电压变化,芯片内部电路的电压会低于供给芯片的电源电压。
如果压降变化太大,内部电路将供电不足,从而造成功能故障或时序紊乱。
需要合理地分布时钟线和电源线。
2023/11/21,36,电子迁移、热电子衰减和导线的自热电迁移:
器件源极和漏极之间的高电场所引起的热电子或短沟道效应会导致电子在沟道中加速。
其中最热、最快的电子将损坏漏极附近的氧化层和接口,并改变晶体管阈值和迁移率。
由于迁移效应将随着器件工作时间的增加而不断积累,最终阈值的漂移太大时,器件就不能满足技术指标要求。
导线自热:
有时称为信号线的电迁移,是热状态频繁改变而引起的导线内部机械故障。
当脉冲通过导线时,导线本身的功耗将使导线温度超过氧化层温度。
氧化层和导线之间的温度差异会产生机械应力,最终使导线断裂。
低K值的电介质热传导性差,机械强度低,因此用其制作的导线自热问题将更为严重。
热载流子对ASIC可靠性的影响:
器件尺寸减小,也会造成纵向电流强度增大。
会引起热载流子效应,造成集成电路失效。
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