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组成原理最终笔记
《计算机组成原理》总结笔记
第一章:
概论【问答填空】
考纲:
1.计算机的软硬件基本概念
2.计算机系统的层次结构
3.冯诺依曼计算机的组成和特点
4.计算机硬件的工作原理及主要技术指标
计算机系统的组成
计算机层次结构
冯诺依曼计算机的组成和特点
组成:
由运算器、存储器、控制器、输入设备和输出设备五大部件组成
特点:
1、指令和数据以同等地位存于存储器,可按地址寻访
2、指令和数据均用二进制表示
3、指令由操作码和地址码组成,操作码表示操作性质,地址码用来表示操作数在存储器中的位置
4、指令在存储器内按顺序存放
5、机器以运算器为中心(现在机器以存储器为中心)
注:
冯诺依曼计算机工作方式的基本特点是按地址访问并顺序地址执行
计算机五大部件的功能
运算器:
完成算术运算和逻辑运算,并将运算的中间结果暂存在运算器内
存储器:
用来存放数据和程序
控制器:
控制、指挥程序和数据的输入、运行以及处理运算结果(自动识别数据和指令)
输入设备:
将人们熟悉的信息形式转换为机器能识别的信息形式
输出设备:
将机器运算结果转为人们熟悉的信息形式
注:
现代计算机由三部分组成:
CPU、I/O、主存储器
算术逻辑单元(ArithmeticLogicUnitALU):
完成逻辑运算
控制单元(ControlUnitCU):
用来解释存储器中的指令,并发出各种操作命令和执行命令。
ALU和CU为CPU的核心部件
I/O设备也受CU控制
计算机硬件的工作原理及主要技术指标
MIPS(millioninstructionspersecond):
百万条指令每秒
CPI(CyclePerInstruction):
执行一条指令所需的时钟周期(机器主频的倒数)
FLOPS(floating-pointoperationspersecond):
浮点运算次数每秒
扩展与练习
机器字长:
指CPU一次能处理数据的位数(简称字)
指令字长:
机器指令中含二进制代码的总位数
存储字长:
在存储单元中二进制代码的个数
存储容量=存储单元个数×存储字长
程序计数器(ProgramcounterPC):
存放下一条指令地址
指令寄存器(InstructionregisterIR):
用于存放当前从主存读出的正在执行的指令
数据寄存器(DataRegisterDR):
用于存储操作数、结果、信息
存储器地址寄存器(MemoryAddressRegisterMAR):
存放欲访问的存储单元的地址
存储器数据寄存器(MDR):
用来存放从存储单元取出的代码或准备存入存储单元的代码
1秒=103毫秒=106微秒=109纳秒1s=103ms=106μs=109ns
问:
指令和数据都存于存储器中,计算机如何区分它们?
1、通过不同的时间段来区分指令和数据,在取指令阶段取出的是指令,在执行指令阶段取出的是数据
2、通过地址来源区分,由PC提供存储单元地址取出的是指令,由指令地址码部分提供存储单元地址取出的是操作码
问:
什么是指令?
什么是程序
指令:
由操作码和地址码,分别表示何种操作和存储地址
程序:
程序是可以连续执行,并能够完成一定任务的一条条指令的集合
程序由指令组成
第二章:
计算机发展及应用【问答填空】
考纲:
1.Moore定律
2.计算机发展的五个阶段
Moore定律
摩尔定律:
微芯片上集成的晶体管数目每3年翻两番(现在不适用改为每3年翻1番)
计算机发展的五个阶段
第一代电子管计算机(1946年-1957)主要元器件是电子管
第二代晶体管计算机(1958年-1964)用晶体管代替了电子管
第三代中小规模集成电路计算机(1965-1970)主要以中、小规模集成电路取代了晶体管
第四代大规模集成电路计算机(1971至今)采用大规模集成电路和超大规模集成电路
第五代计算机智能计算机
扩展与练习
问:
什么是摩尔定律,该定律是否永久生效?
为什么?
摩尔定律指出,微芯片上集成的晶体管数目以每三年翻两番的规律递增,但由于物理极限的闲置,摩尔定律不能永久生效
第三章:
系统总线【问答计算】重点
考纲:
1.系统总线的概念及类型
2.总线仲裁方式
3.总线特征及性能指标:
总线宽度、总线时钟频率、总线带宽
4.总线结构及控制方式
5.流行的总线标准
系统总线的概念及类型
总线分成三大类:
片内总线(芯片内部的总线)、系统总线(计算机各部件之间的信息传输线)、通信总线(计算机系统之间或计算机)
系统总线分为三大类:
数据总线、地址总线、控制总线
数据总线:
传输各功能部件之间的数据信息,总线宽度特指数据总线的根数,是衡量系统性能的一个重要参数(双向传输,其位数与机器字长,存储字长有关)
地址总线:
用来指出数据总线上的数据源或目的数据在主存单元的地址或I/0设备的地址,(单向传输,只能读或写,地址线的位数与存储单元个数有关,如地址线有20根,则对应的存储单元个数为220)
控制总线:
用来发出各种控制信号的传输线(可进可出,可以认为是双向)
总线特征及性能指标:
总线宽度、总线时钟频率、总线带宽
总线特性:
机械特性(尺寸、形状、管脚数、排列顺序)、电器特性(传输方向和有效电平范围)、功能特性(每根传输线的功能(传地址、传数据和发出控制命令))、时间特性(信号的时序关系)
总线的性能指标:
总线宽度:
数据线的根数
标准传输率:
每秒传输的最大字节数(MBps)
时钟同步/异步:
同步、不同步
总线复用:
地址线与数据线复用
信号线数:
地址线、数据线和控制线的综合
总线控制方式:
突发、自动、仲裁、逻辑、计数
其它指标:
负载能力
总线结构及控制方式以及总线总裁(总线判优)
DMA总线:
用于高速I/O设备与主存之间直接交换信息
总线总裁方式:
分为集中式(链式查询、计数器定时查询、独立请求方式)和分布式
链式查询方式:
对电路故障很敏感,优先级别低的设备很难获得请求
计数器定时查询方式:
相比链式查询多了一组设备地址线,少了一根总线同意线(BG),能改变计数器的初值从而优先次序可以改变,但增加了控制线(设备地址)数,控制也变得复杂
独立请求方式:
响应速度快,优先次序控制灵活(通过程序改变),但控制线数量多,总线控制更复杂(硬件成本最高)
总线通讯控制:
同步通信、异步通信(不互锁、半互锁、全互锁)、半同步通信
总线的四个周期:
申请分配阶段、寻址阶段、传数阶段、结束阶段
流行的总线标准
PCI总线:
外设使用AGP总线:
显卡使用
RS-232C总线:
串行总线USB总线:
热拔插
扩展与练习
1.一个总线传输周期包括申请分配阶段、寻址阶段、传输阶段和结束阶段四个阶段
2.总线同步影响总线效率的原因是:
必须按照最慢速度来设计公共周期
问:
总线时钟频率为33MHz,总线宽度为32位,则总线带宽为多少?
33MHz×32bit=33MHz×4B=132MBps
注:
总线带宽=总线频率(每秒传输次数)×总线宽度(每秒传输多少位数据)。
问:
总线时钟频率为800MHz,总线宽度为64位,则总线带宽为多少?
800MHz×64bit=800MHz×8B=6.4GBps
问:
假设总线的时钟频率为100MHz,总线的传输周期分为4个时钟周期,总线的宽度为32位,试求总线的传输率若想提高一倍数据传输率,可采用什么措施?
根据总线时钟频率为100MHz可得1个时钟周期为1/100MHz=0.01μs
总线传输周期为0.01μs×4=0.04μs
由于总线宽度为32位=4B
故总线的数据传输率为4B/0.04μs=100MBps
若想提高一倍数据传输率,可以在不改变总线时钟频率的前提下,将数据线的宽度改为64位,也可以保持数据宽度为32位,但使总线的时钟频率加到200MHz
第四章:
存储器【计算问答填空】重点
考纲:
1.存储器类型:
RAM、ROM、SRAM、DRAM
2.主存储器的结构及工作原理
3.高速缓冲存储器的组织及工作原理
4.地址映像方法及替换算法
5.存储器性能指标:
存储带宽、存储容量、存取时间、存取周期
6.存储器的层次结构
7.Cache-主存和主存-辅存两个存储层次的区别
8.主存储器与CPU的连接
9.存储器容量扩展的三种方法:
位扩展、字扩展、字位扩展
10.存储器字扩展的高位交叉编址、低位交叉编址
11.Cache和主存地址映射方式
12.存储器的校验及CRC码校验
存储器类型:
RAM、ROM、SRAM、DRAM
随机存储器(RAM):
可读可写,其特点是存储器的任何一个存储单元的内容都可以随机存取,而且存取时间与存储单元的物理位置无关
只读存储器(ROM):
能对其存储的内容读出,而不能对其重新写入的存储器
静态RAM(SRAM):
速度快,集成度低,功耗大,一般做成Cache(原理:
双稳态触发器)
动态RAM(DRAM):
集成度高,成本低,功耗小,一般做成内存条(原理:
电容存储电荷)注:
DRAM可以分时复用地址线故引脚数是地址线的一半
主存储器的结构及工作原理
DRAM工作原理:
电容存储电荷原理
SRAM工作原理:
双稳态触发器原理
高速缓冲存储器的组织及工作原理
Cache工作原理:
程序访问的局部性原理
存储器性能指标:
存储带宽、存储容量、存取时间、存取周期
存储容量:
主存存放二进制代码的总位数
存取时间:
存储器的访问时间(分为读出时间和写入时间)
存取周期:
连续两次独立的存储器操作(读或写)所需的最小间隔时间
存储带宽:
位/秒
存储器的层次结构
CPU不可以直接访问辅存
存储器层次结构分为Cache→主存和主存→辅存
Cache-主存和主存-辅存两个存储层次的区别
Cache→主存:
主要解决CPU与主存之间速度不匹配问题
主存→辅存:
主要解决容量和价格之间的问题
主存储器与CPU的连接
存储器容量扩展的三种方法:
位扩展、字扩展、字位扩展
存储器容量的扩展:
位扩展、字扩展、字位扩展
位扩展:
增加存储字长
字扩展:
增加存储字的数量
字位扩展:
存储器字扩展的高位交叉编址、低位交叉编址
高位交叉编址:
高位交叉编址提高存储器的原理是通过不同的设备访问不通的体!
地位交叉编址:
低位交叉编址提高存储器的原理是通过在一个存储时间周期内读出多个存储单元的内容
Cache和主存地址映射方式+地址映像方法及替换算法
Cache和主存地址映射方式:
直接映射、全相联映射、组相联映射
直接映射:
(主存中的字块只能映射到Cache中特定的字块中、效率低)
全相联映射:
(主存中任意字块可以放到Cache中任意字块、成本高)
组相联映射:
(全相联映射和直接映射的折中)具体见例题
Cache替换算法:
先进先出(FIFO)、近期最少使用(LRU)、随机法
存储器的校验及CRC码校验
汉明码校验:
配奇原则配置汉明码配偶原则配置汉明码
配偶原则纠错
扩展与练习
静态RAM进行读/写操作时,必选先接受地址信号,再接受片选和读/写信号
动态RAM刷新(只和行地址有关,刷新间隔一般为2ms)
动态RAM刷新的三种方式:
集中刷新、分散刷新、异步刷新
集中刷新:
分散刷新:
无死区,但是把存取周期加长了
异步刷新:
将2ms的刷新时间分成128份,得出每15.6μs刷新一行,则刷新周期为15.6μs,每行死区为每一行中的0.5μs(存取周期),总死区时间为0.5μs×128=64μs
问:
动态RAM和静态RAM的区别?
静态RAM和动态RAM都是随机存储器
静态RAM速度快,集成度低,功耗大,一般做成Cache,工作原理是双稳态触发器。
动态RAM集成度高,成本低,功耗小,一般做成内存条工作原理是电容存储电荷,动态RAM还可以采用地址线分时复用技术
问:
DRAM刷新方式分为几种?
三种,分别是集中刷新、分时刷新、异步刷新
问:
简述存储器系统的层次结构,说明每个层次的作用?
存储器的层次结构一般分成两个:
Cache→主存和主存→辅存
Cache→主存层次:
主要是提升访存速度,解决CPU和主存之间速度不匹配的问题
主存→辅层:
主要是扩大存储容量,解决存储容量和价格之间的问题
问:
字扩展、位扩展、字位扩展的区别是什么?
字扩展是增加存储字长,位扩展是增加存储字的数量,字位扩展是同时增加存储字长和存储字的数量
问:
若组成一个32K×8位的存储器,当分别选用1K×4位,16K×1位和2K×8位的三种不同规格的存储芯片时各需多少片?
1K×4位:
=64片16K×1位:
=16片2K×8位:
=16片
问:
用1K×1位的存储芯片组成容量位16K×8位的存储器,共需多少片,若将这些芯片分装在几块版上,设每块板的容量位4K×8位,则存储器所需的地址码总位数是多少?
,其中多少位用于板选,多少位用于片选,多少位用于存储芯片的片内地址?
共需要1K×1位芯片:
=128片地址码总位数=16K×8bit=214B=14位
需要
=4块板,即板选信号=2位每块板需要
=32片1K×1位芯片
片选位:
=4,即需要2位片选位片内地址位:
1K=210=10位
问:
用1K×4位的存储芯片组成容量为64K×8位的存储器,共需多少片?
若将这些芯片分装在几块板上,设每块板的容量位16K×8位,则该存储器所需的地址线总位数是多少?
其中多少位用于选板?
多少位用于选片?
多少位用于片内地址?
=128片共需128片,
=4块需要4块板,2位板选
64K×8位=216B则要16位地址线位数,
=16=24,即选片用4位,片内地址用10位
问:
已知某8位机的主存采用半导体存储器,其地址码为18位,采用4K×4位的静态RAM芯片组成该机所允许的最大主存空间,并选用模块板形式,问
1.若每个模块板为32K×8位,共需多少个模块板?
2.每个模块板内共有多少片RAM芯片
3.主存共需多少RAM芯片?
CPU如何选择各模块板?
如何选择具体芯片?
(1)
=8块需要8块模块板
(2)
=16块每个模块板内有16块RAM芯片
(3)A11~A0作为4K×4位RAM芯片本身的地址线,A14~A12作为模块板内片选地址。
A17~A15作为模块板的地址
问:
某计算机的主存具有24位地址和16位的字长,按字节编址,则
1.该存储器能存储多少字节的信息
2.如果用256K×8位的DRAM芯片组成该存储器需要多少片?
3.该DRAM芯片的地址引脚至少为多少位
4.如果DRAM芯片采用512×512×8的存储序列,采用异步刷新方式,单元刷新间隔为8ms,则刷新信号的周期为多少?
(1)地址线为24位,字长16位则主存容量为224×16bit=32MB,即能存储32M字节信息。
(2)
=128片需要128片256K×8位的DRAM芯片
(3)因为DRAM芯片采用地址线分时复用技术,所以引脚为地址线的一半即9位
(4)因为采用异步刷新,且刷新间隔为8ms,则刷新周期=
=15.625μs
问:
一个1K×4位的动态RAM芯片,若其内部结构排列成64×64形式,且存取周期为0.1μs
1.若采用异步刷新方式,刷新信号周期应取多少?
2.若采用集中刷新,则对该存储芯片刷新一遍需要多少时间?
死时间率是多少?
(1)2ms/64=31.25μs即每31.25μs要刷新一行,故刷新周期取31.25μs
(2)采用集中刷新,对64×64的芯片,需在2ms内几种64个存储周期刷新64行,根据题中给出的存储时间为0.1μs,即2ms内集中6.4μs(64*0.1μs)刷新,则死时间率为
×100%=0.32%
问:
设某计算机采用直接映射缓存,已知主存容量为4MB,缓存容量为4096B,字块长度为8个字(32位/字)
1.画出反映主存与缓存映射关系的主存地址各字段分配框图,并说明每个字段的名称及位数
2.设缓存初态为空,若CPU依次从主存第0,1,…,99号单元读出100个字(主存一次读出一个字),并重复按次序读10次,则命中率为多少
3.如果缓存的存取时间为50ns,主存的存取时间是500ns,根据
(2)求出的命中率求平均存取时间
4.计算缓存-主存系统的效率
(1)块内地址:
8×32bit=32B=25B占5位
Cache字块地址:
=27占7位
主存字块标记:
=210占10位
主存字块标记
Cache字块地址
块内地址
10
7
5
(2)由于缓存初态为空,且块长为8,因此CPU第一次读100字时,共有13次未命中,以后9次重复读时均为命中,故命中率为[
]×100%=98.7%
(3)平均访问时间=0.987×50ns+(1-0.987)×500ns=55.85ns
(4)缓存-主存系统的效率为:
×100%=89.5%
问:
设某主机主存内容位16MB,Cache的容量为8KB,每字块有8个字,每字32位。
设计一个四路组相联映射的Cache组织
1.画出主存地址字段中各段的位数
2.设Cache初态为空,CPU依次从主存第0,1,…,99号单元读出100个字(主存一次读出一个字),并重复按次序读10次,则命中率为多少?
3.若Cache的速度是主存速度的5倍,试问有Cache和无Cache相比,速度提高多少倍?
4.系统的效率是多少?
(1)块内地址:
8×32bit=25B块内地址占5位
=28块则Cache有28块,又采用四路组相联映射,2r=4,r=2
所以组地址为8-2=6位
主存地址标记:
16MB=224B,24-6-5=13位
主存字块标记
组地址
块内地址
13
6
5
(2)由于缓存初态为空,且块长为8,因此CPU第一次读100字时,共有13次未命中,以后9次重复读时均为命中,故命中率为[
]×100%=98.7%
(3)根据题意,设主存存取周期为5t,Cache的存取周期为t,没有Cache的访问时间为5t×1000,有Cache的访问时间为t(1000-13)+5t×13,则有Cache和没有Cache相比,速度提升的倍速为
(4)根据
(2)求得的命中率0.987,主存的存取周期为5t,Cache的存取周期为t,得系统的效率为:
=95%
问:
假定某计算机的主存与数据Cache之间采用直接映射方式,每个字块大小为16B。
已知该Cache的数据区容量为64KB,主存的地址为32位,按字节编址。
为了能正确访问,Cache的每个块设了一个”valid”(有效)位;而为了采用写回策略,Cache的每个块还要设一个”dirty”(脏)位,问:
1.主存地址如何划分(分几个字段、各个字段名称和位数)?
2.该数据Cache的总容量是多少KB?
要求列出计算过程。
(1)块内地址:
16B=24B即块内地址占4位
主存地址为32位=232B=4GB
=212即Cache字块地址为12位
主存地址为32位即主存容量为232B32-12-4=16位主存地址标记为16位
主存字块标记
Cache字块地址
块内地址
16
12
4
(2)因为附加了一个valid位和dirty位,所以其地址划分为
valid位
dirty位
主存字块标记
Cache字块地址
块内地址
1
1
16
12
4
Cache总容量为:
212行×[(16+2)bit+24B]
=4K×18bit+4K×16B
=9KB+64KB
=73KB
第五章:
输入输出系统【选择问答填空】
考纲:
1.输入输出系统的组成和基本知识
2.I/O接口的功能和组成
3.I/O设备与主机信息传送的控制方式
4.DMA和主存交换数据的方式
5.DMA传送过程
6.DMA接口的基本组成
7.程序查询方式和程序中断方式的区别
8.程序中断方式与DMA方式的区别
9.DMA方式中的中断请求和程序中断方式中的中断请求的区别
输入输出系统的组成和基本知识
I/O接口的功能和组成
(1)选址功能
(2)传送命令功能(3)传送数据功能
(4)反映I/O设置工作状态的功能
I/O设备与主机信息传送的控制方式
三种方式:
程序查询方式、程序中断方式、直接存储器方式(DMA方式)
程序查询方式:
由CPU通过程序不断查询I/O设备是否准备就绪,从而控制I/O设备与主机交换信息(CPU在I/O设备准备数据时踏步等待)
程序中断方式:
只是当I/O设备准备就绪并向CPU发出中断请求后才予以响应,而且CPU在相应中断请求后,必须停止现行程序而转入中断服务程序,并且为了完成I/O设备与主存交换信息
CPU在执行完I/O请求后继续做原来的工作,不参与I/O设备准备数据阶段
DMA方式:
主存与I/O设备间有一条数据通路,主存和I/O设备交换信息时,无需调用中断服务程序。
(窃取CPU周期完成I/O工作,可以与CPU并行工作)
三种工作方式的比较:
DMA和主存交换数据的方式
三种方式:
停止CPU访问主存、周期挪用(周期窃取)、DMA与CPU交替访问
DMA传送过程
DMA传送五个过程:
预处理阶段、数据传输、输入操作、输出操作、传送后处理
DMA接口的基本组成
程序查询方式和程序中断方式的区别(见例题)
程序中断方式与DMA方式的区别(见例题)
DMA方式中的中断请求和程序中断方式中的中断请求的区别(见例题)
扩展与练习
问:
程序查询方式和程序中断方式的区别是什么?
程序查询方式通过“程序”传送数据时,程序对I/O的控制包括I/O准备和I/O传送两段时间。
由于I/O的工作速度比CPU慢很多,因此程序中反复询问I/O的状态造成“踏步等待”,严重浪费CPU工作时间
而程序中断方式虽然也是通过“程序”传送数据,但程序仅对I/O传送阶段进行控制,I/O准备阶段不需要CPU查询。
故CPU此时照样可以运行现行程序,与I/O并行工作,大大提高了CPU的工作效率
问:
程序中断方式与DMA方式的区别?
(1)从数据传送看,程序中断方式通过程序传送
(2)从CPU响应时间看,程序中断方式是在一条指令执行结束时响应,而DMA方式可在指令周期内的任一存取周期结束响应
(3)程序中断方式有处理异常事件的能力,DMA则没有,其主要用于大批数据的传输,提高数据吞吐量
(4)程序中断方式需要中断现行程序,故需保护现场;DMA方式不中断现行程序,无须保护现场
(5)DMA的优先级比程序中断的优先级高
问:
DMA方式中的中断请求和程序中断方式中的中断请求的区别?
(1)程序中断方式需要中断现行程序;DMA方式则不需要中断现行程序
(2)程序中断方式中断请求是为了传输数据;DMA方式中断请求是为了报告一批数据的传送结束
第六章:
计算机的运算方法【
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