数字时钟的Multisim设计与仿真.docx
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数字时钟的Multisim设计与仿真
电子电路Multisim设计和仿真【1】
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数字时钟的Multisim设计和仿真
一.设计和仿真请求
进修分解数字电子电路的设计.实现和调试
1.设计一个24或12小时制的数字时钟.
2.请求:
计时.显示准确到秒;有校时功效.采取中小范围集成电路设计.
3.施展:
增长闹钟功效.
二.总体设计和电路框图
1.设计思绪
1).由秒时钟旌旗灯号产生器.计时电路和校时电路构成电路.
2).秒时钟旌旗灯号产生器可由555准时器构成.
3).计时电路中采取两个60进制计数器分离完成秒计时和分计时;24进制计数器完成时计时;采取译码器将计数器的输出译码后送七段数码管显示.
4).校时电路采取开关掌握时.分.秒计数器的时钟旌旗灯号为校时脉冲以完成校时.
2.电路框图
分计数器
时计数器
秒计数器
译码器
译码器
译码器
校时电路
秒旌旗灯号产生器
数码管显示
数码管显示
数码管显示
图1.数字钟电路框图
三.子模块具体设计
1.由555准时器构成的1Hz秒时钟旌旗灯号产生器.
由下面的电路图产生1Hz的脉冲旌旗灯号作为总电路的初输入时钟脉冲.
图2.时钟旌旗灯号产生电路
2.分.秒计时电路及显示部分
在数字钟的掌握电路中,分和秒的掌握都是一样的,都是由一个十进制计数器和一个六进制计数器串联而成的,在电路的设计中我采取的是同一的器件74LS160D的反馈置数法来实现十进制功效和六进制功效,依据74LS160D的构造把输出端的0110(十进制为6)用一个与非门74LS00引到CLR端即可置0,如许就实现了六进制计数.
由两片十进制同步加法计数器74LS160级联产生,采取的是异步清零法.
显示部分用的是七段数码管和两片译码器74LS48D.
图3.分秒计时电路
3.时计时电路及显示部分
由两片十进制同步加法计数器74LS160级联产生,采取的是同步置数法,u1输出端为0011(十进制为3)与u2输出端0010(十进制为2)经由与非门接两片的置数端.
显示部分用的是七段数码管和两片译码器74LS48D.
图4.时计时电路
校时电路采取开关掌握时.分.秒计数器的时钟旌旗灯号为校时脉冲以完成校时.
如图,当开关A,B闭合,C,D断开时,电路进行正常的计时工作;当开关A,B断开,C,D闭应时,就可以主动进行校时.当然也可以手动校准时光,这是须要不竭地闭合.断开开关,每次只转变一个数.个中C是校时开关,D是较离开关,开关E用来掌握秒得校准,断开时,秒显示为0.
图5.校时电路
四.整体电路道理图
整体电路共分为五大模块:
脉冲产生部分.计数部分.译码部分.显示部分.校时部分.重要由震动器.秒计数器.分计数器.时计数器.BCD-七段显示译码/驱动器.LED七段显示数码管.时光校准电路构成.
数字钟数字显示部分,采取译码与二极管串联电路,将译码器.七段数码管衔接起来,构成十进制数码显示电路,即时钟显示.要完成显示须要6个数码管,八段的数码管须要译码器械才干显示,然后要实现时.分.秒的计时须要60进制计数器和24进制计数器,在在仿真软件中产生旌旗灯号可以用函数产生器仿真,频率可以随便调剂.60进制可能由10进制和6进制的计数器串联而成,频率振荡器可以由晶体振荡器分频来供给,也可以由555准时来产生脉冲并分频为1Hz.计数器的输出分离经译码器送显示器显示.计时消失误差时,可以用校时电路校时.校分.
图6.整体电路图
五.仿真成果
1.1hz脉冲产生电路仿真
振荡器可由晶振构成,也可以由555与RC构成的多谐振荡器.由555准时器得到1Hz的脉冲,功效主如果产生尺度秒脉冲旌旗灯号和供给功效扩大电路所须要的旌旗灯号.仿真剖析开端前可双击仪器图标打开仪器面板.预备不雅察被测试波形.按下程序窗口右上角的启动/停滞开关状况为1,仿真剖析开端.若再次按下,启动/停滞升关状况为0,仿真剖析停滞.电路启动后,须要调剂示波器的时基和通道掌握,使波形显示正常.
为了便于不雅察特把频率加大.由图可见,所设计的电路可以产生方波.
图7(b).产生1Hz的脉冲波形
图7(a).产生1kHz的脉冲波形
2.脉冲输出电压不雅察
在内心栏里选用万用表接到555准时电路的输出端,设置万用表输出为直流电压.点击运行按钮,由仿真成果可知脉冲输出电压较稳固,开端小幅度变更,最后稳固在3.33v.与最初设计基底细符.
图8.脉冲数出电压电路
3.60进制计数器计数仿真成果
如图衔接好电路,点击运行按钮,经由不雅察电路仿真成果所设计的电路是准确的,可以正常工作.计数显示从0到59.当计数器数到59后有一个短暂的60显示,这是异步清零的原因.现实工作后不会消失计数不准的现象.
图9.60进制计数器计数仿真电路
4.24进制计数器计数仿真成果
给电路加脉冲旌旗灯号源,频率可以加大.如图,频率为1kHz,经由不雅察电路的仿真成果可以看到显示数字是从0到23与设计相符.特殊留意74LS160的衔接.
图10.24进制计数器计数仿真电路
5.总体电路仿真成果
1).秒计数向分计数进位仿真.如图衔接好电路,点击运行后,可以看到秒计数计到59后可以向分计数器进位,电路运行正常.
2).分计数向时计数进位仿真.给分计数器的个位计数片上加1kHz的时钟旌旗灯号源,经由运行仿真后,可以看出分位计数到59时可以向时位进位.电路运行正常.
6.开关校时电路仿真成果
校时电路由开关.或非门和反相器构成,当A.B.E闭合,C.D断开时,电路正常计时;当A.B随便,C.D闭应时,时,分主动校时;当手动校不时,每开关一次示数增长1.E开关用来较秒的,闭应时正常工作,断开时秒显示器为零,全部电路不工作.可以起到较秒的感化.经由仿真试验开关设置合理,可以起到预定的后果,可以或许有用地校准时.分.秒.
六.结论
由震动器.秒计数器.分计数器.时计数器.BCD-七段显示译码/驱动器.LED七段显示数码管设计了数字时钟电路,经由仿真得出较幻想的成果,解释电路图及思绪是准确的,可以实现所请求的根本功效:
计时.显示准确到秒.时分秒校时.
七.应用Multisim仿真软件设计领会
经由过程对软件Multisim的进修和应用,进一步加深了对数字电路的熟悉.在仿真进程中碰到很多艰苦,但经由过程本身的尽力和同窗的帮忙都一一战胜了.起首,衔接电路图进程中,数码管不克不及显示,后经图形放大后才发明是电路断路了.其次,计划的时刻因元件比较多,整体计划比较艰苦,因子电路不如原电路直不雅,最后在不竭尽力下,终于不必子电路布好全部电路.
调试时有的器件在理论上可行,但在现实运行中就无法看到后果,所以得换很多器件,有时无法找出错误便改换器件从新接线以使电路正常运行.在全部设计中,74LS160的接线比较艰苦,重复修正了多次,在卖力进修其用法后采取归零法和置数法设计出60进制和24进制的计数器.
同时,在最后仿真时,预置的频率一开端用的是1hz,成果仿真成果反响很慢,后把频率加大,这才在短时光内就能看到全体成果.总之,经由过程此次对数字时钟的设计与仿真,为今后的电路设计打下优越的基本,一些经验和教训,将成为珍贵的进修财宝.
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- 数字 时钟 Multisim 设计 仿真