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14)高达218DMIPS的性能
3、什么是SoPC英文全称是什么列举3种构成SoPC的方案
SystemOnProgrammableChip,可编程的片上系统。
是Altera公司提出来的一种灵活、高效的SOC解决方案。
SOPC将处理器、存储器、I/O、LVDS、CDR等系统设计需要的功能模块集成到一个可编程器件上,构成一个可编程的片上系统。
现今SOPC可以认为是基于FPGA解决方案的SOC。
方案:
基于FPGA嵌入IP硬核的SOPC系统;
基于FPGA嵌入IP软核的SOPC系统;
基于HardCopy技术的SOPC系统
4、Nios的三种操作模式
管理模式:
除了不能访问与调试有关的寄存器(bt、ba和bstatus)外,无其它访问限制。
一般系统代码运行在管理模式下,应用程序代码可在管理模式下正常运行。
当处理器运行在管理模式下,U位是0。
处理器复位后立即进入管理模式。
用户模式:
是管理模式功能访问的一个受限子集,它不能访问控制寄存器和一些通用寄存器(et、bt、ea、ba,访问他们会产生一个异常)。
应用代码在用户模式与管理模式下均能正常运行。
用户模式为管理多任务OS提供更高的可靠性,系统代码把控制权交给应用代码前,可以选择切换到用户模式。
调试模式:
拥有最大的访问权限,可以无限制地访问所有的功能模块,U位为零。
系统代码和应用代码在调试模式下不能运行。
模式之间的切换:
处理器复位后即进入管理模式(U为0),执行eret(异常返回指令,把estatus寄存器的内容复制到status寄存器,之后跳转到ea寄存器所指地址处)指令后,切换到用户模式(复位后第一次进入用户模式必须对estatus和ea寄存器进行正确的设置,并执行一条eret指令)。
当某种异常出现时,处理器重新进入管理模式,异常将清除U位。
只有在执行断点指令或JTAG调试模块通过硬件强制产生一个断电之后,处理器才进入调试模式。
当从调试模式退出时,处理器恢复进入调试模式以前的状态。
5、Nios的异常分类
Nios的异常包括:
硬件中断和软件异常。
软件异常可分为软件陷阱异常、未定义指令异常和其他异常。
硬件中断:
status中PIE位为1,中断请求irqn有效,ienable寄存器相应位为1,硬件才能产生中断。
软件陷阱:
当执行程序中的trap指令时,产生软件陷阱异常。
未定义指令异常:
当处理器执行未定义指令时(不是硬件实现的有效指令)产生未定义指令异常。
异常处理判断哪个指令产生异常,如果指令不能通过硬件执行,可以在一个异常服务程序中通过软件方式执行。
其他异常:
其它异常类型是为将来系统扩展准备的。
中断处理流程:
(1)把status寄存器内容复制到estatus寄存器中,保存当前处理器状态;
(2)清除status寄存器的U位为0,强制处理器进入超级用户状态;
(3)清除status寄存器的PIE位为0,禁止所有的硬件中断;
(4)把异常返回地址写入ea寄存器(r29);
(5)跳转到异常处理地址。
异常处理优先级:
硬件中断>
软件陷阱>
未定义指令>
其它异常
6、Nios的内核类型
NiosII/f(快速):
性能最高,但占用的逻辑资源最多。
NiosII/e(经济):
占用的逻辑资源最少,但性能最低。
NiosII/s(标准):
平衡的性能和尺寸。
NiosII/s内核比第一代的NiosCPU更快,占用的资源更少。
7、掌握Avalon从端口的信号,分析基本的从端口的读写时序
从端口传输常用的信号:
信号、writedata信号、read、write信号、writebyteenable信号信号、reset、clk、waitrequest信号:
信号类型
宽度
方向
必需
功能及使用描述
基本
信号
类型
clk
1
In
No
Avalon从端口的同步时钟,所有的信号必须与clk同步,异步外设可以忽略clk信号。
chipselect
Avalon从端口的片选信号,片选有效时才接受一次传输,无效时忽略传输周期。
address
1~32
连接Avalon交换架构和从端口的地址线,指定了从外设地址空间的一个字的地址偏移。
可以访问一个字,从每个地址访问一个完整的数据单元(其位数取决于与readdata、writedata宽度)。
read
读从端口的请求信号。
当从端口不输出数据时不使用该信号。
若使用了该信号,则必须使用readdata或data信号。
readdata
(注)
1~1024
Out
读传输时,输出到Avalon交换架构的数据线。
若使用了该信号,则data信号不能使用。
write
写从端口的请求信号。
当从端口不从Avalon交换架构接收数据,不需要该信号。
若使用了该信号,必须使用writedata或data信号,writebyteenable信号不能使用。
writedata
1~1024
写传输时,来自Avalon交换架构的数据线。
若使用了该信号,data信号不能使用。
byteenable
2,4,6,8,16,32,64,128
字节使能信号。
在对宽度大于8位的存储器进行写传输时,该信号用于选择特定的字节段。
若使用了该信号,writedata信号页必须使用,writebyteenable信号不能使用。
writebyteen
able
相当于byteenable信号和write信号的逻辑与操作。
若使用了该信号,writedata信号必须使用,write和byteenable信号不能使用。
begintransfer
在每次传输的第一个周期内有效,使用用法取决于具体的外设。
其它
Irq
1,32
中断请求信号。
如果Irq信号是一个32位的矢量信号,那么它的每一位直接对应一个从端口上的中断信号,它与中断优先级没有任何的联系;
如果Irq是一个单比特信号,那么它是所有从外设的Irq信号的逻辑或,中断优先级由irqnumber信号确定。
irqnumber
6
只有在irq信号为单比特信号时,才使用irqnumber信号来确定外设的中断优先级。
Irqnumber的值越小,所代表的中断优先级越高。
reset
全局复位信号。
实现跟外设相关。
resetrequest
允许外设将整个Avalon系统复位。
复位操作立即执行。
注:
如果从端口使用动态地址对齐,信号宽度必须是2的幂
如果从端口同时使用readdata和writedata信号,这两个信号的宽度必须相等
如果从端口使用动态地址对齐,信号宽度必须是2的幂。
从端口的基本读传输:
从端口的基本写传输:
主端口信号:
信号宽度
Yes
Avalon主端口的同步时钟,所有的信号必须与clk同步。
waitrequest
迫使主端口等待,直到Avalon交换架构准备好处理传输。
从Avalon主端口到Avalon交换架构的地址线。
该信号表示的是一个字节的地址,但主端口只发出字边界的地址。
主端口的读请求信号。
主端口不执行读传输时不需要该信号。
如果使用了该信号,readdata或data信号线必须使用。
8,16,32,64,128,256,512,1024
读传输时,来自Avalon交换架构的数据线。
当主端口不执行读传输时,不需要该信号。
如果使用了该信号,read信号必须使用,data信号不能使用。
主端口的写请求信号。
不执行写传输时不需要该信号。
如果使用该信号,writedata或data信号必须使用。
8,16,32,64,128,256,512,1024
写传输时,到Avalon交换架构的数据线。
当主端口不执行写传输时,不需要该信号。
如果使用了该信号,write信号必须使用,data信号不能使用。
2,4,6,8,16,
32,64,128
读传输时,主端口必须置所有的byteenable信号线有效。
中断请求信号,如果Irq信号是一个32位的矢量信号,那么它的每一位直接对应一个从端口上的中断信号,它与中断优先级没有任何的联系;
如果主端口同时使用readdata和writedata信号,两个信号的宽度必须相等。
Avalon从端口没有任何信号是必须的
Avalon主端口必须有三个信号:
clk、address、waitrequest
前面所述的Avalon信号类型都是高电平有效的,Avalon接口规范也提供低电平有效的信号类型,在相应的信号类型名后添加”_n”表示。
8、Avalon总线的特点
1)简单性:
易于理解、易于使用。
2)占用资源少:
减少对FPGA片内资源的占用。
3)高性能:
Avalon总线可以在每一个总线时钟周期完成一次数据传输。
4)专用的地址总线、数据总线和控制总线:
简化 Avalon总线模块和片上逻辑之间的接口,Avalon外设不需要识别数据和地址周期。
5)强数据宽度支持能力:
支持高达1024位的数据 宽度,支持不是2的偶数幂的数据宽度。
6)支持同步操作:
所有Avalon外设的接口与 Avalon交换架构的时钟同步,不需要复杂的握手/应答机制,简化了Avalon接口的时序行为,便于集成高速外设。
7)支持动态地址对齐:
Avalon总线可以处理具有不同数据宽度的外设间的数据传输,其自动地址对齐功能将自动解决数据宽度不匹配的问题。
8)开放性:
Avalon总线规范是一个开放的标准,用户可以在未经授权的情况下使用Avalon总线接口自定义外设。
9、IP核分为软核、硬核和固核,解释其含义
软核(SoftIPCore)
以HDL文本形式提交给用户,它已经过RTL级设计优化和功能验证,但其中不含任何具体的物理信息。
固核(FirmIPCore)
介于软核和硬核之间,除了完成软核所有的设计外,还完成了门级电路综合和时序仿真等设计环节。
硬核(HardIPCore)
基于半导体工艺的物理设计,已有固定的拓扑布局和具体工艺,并已通过工艺验证,具有可保证的性能。
10、PIO核四个寄存器是什么,解释其含义。
当基地址为0x10时,其四个寄存器的地址分别为多少分析边沿捕获寄存器的数
四个寄存器地址分别为:
0x10、0x14、0x18、0x1c。
(错位连接)
编程范例:
intg;
staticvoidhandle_button_interrupts(void*context,alt_u32id)
{11、Timer核的计数模式
status状态寄存器:
control控制寄存器
PERIODH、PERIODL为定时器计数值的高16位与低16位。
staticvoidTimer0_Irq_Handler(void*context,alt_u32id)
{2C2CPIO核四个寄存器是什么,解释其含义。
当基地址为0x10时,其四个寄存器的地址分别为多少分析边沿捕获寄存器的数据
11.Timer核的计数模式
12Alt_irq_register里面的三个参数是什么,分别代表什么意义以PIO中断为列进行说明、
13.添加基于AVALON接口外设的基本流程
14.什么是静态地址,什么是动态地址SOPCbuilder中pio_key的base地址为0x50,end地址为0x0f,
13.什么是SoPC英文全称是什么列举3种构成SoPC的方案
15.什么是静态功耗什么是动态功耗动态功耗分为几种
16.什么是建立时间,什么是保持时间,要求会计算建立时间和保持时间的datatimerequires、datatimerequired和slack
17.编写循环点亮LED灯的程序
试题类型:
填空,简答,分析,程序设计
考试时间5月17日19:
30-21:
30考试地点:
14-319
Ps:
还有一个题目:
就是做实验的时候,Key中断实验-中断处理函数会计算g,h的值,考的可能性很大,因为问的时候,军哥笑啦。
。
他比较喜欢考实验,复习完概念,看看实验吧
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