Quartus II 使用方法数字电路课程设计实验Word格式.docx
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Quartus II 使用方法数字电路课程设计实验Word格式.docx
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//Gate-leveldescriptionofa3-to-8linedecoder(Figure1)
module_3to8decode(A1,A2,A3,E,Y);
inputA1,A2,A3,E;
//定义输入信号
output[7:
0]Y;
//定义输出信号
wireA1not,A2not,A3not,Enot;
//定义电路内部节点信号
notn1(A1not,A1),//非门调用
n2(A2not,A2),
n3(A3not,A3),
n4(Enot,E);
andn5(Y[0],A3not,A2not,A1not,Enot),//与门调用
n6(Y[1],A3not,A2not,A1,Enot),
n7(Y[2],A3not,A2,A1not,Enot),
n8(Y[3],A3not,A2,A1,Enot),//与门调用
n9(Y[4],A3,A2not,A1not,Enot),
n10(Y[5],A3,A2not,A1,Enot),
n11(Y[6],A3,A2,A1not,Enot),
n12(Y[7],A3,A2,A1,Enot);
endmodule
一.打开QuartusII
二.创建一个工程
1.执行菜单命令“File>
NewProjectWizard”,打开Introduction对话框。
单击“Next”。
2.选择所建立工程的工作目录,输入工程名称、顶层实体名
工程名称可以是任何名字,建议使用和顶层实体名相同的名字。
顶层实体名称必须和顶层文件名字相同!
单击“Next”。
3.若事先没有写好verilog程序,则直接点next
3.注意红色圈出的部分,其他的默认,点next
4.默认,next
5.确认红色圈出部分一致,点finish
工程创建完成。
三.编写程序
1.建立一个新文件用File-New命令,在DeviceDesignFiles标签下选择文件类型为“VerilogHDLFile”。
2.输入HDL语言程序。
3.保存文件,文件名与顶层设计实体相同。
并且将下面的复选框选上,在工程环境建立完后,新建的文件自动加入当前工程中。
四.编译
1.如图运行
弹出选框
2.点击上图中红色圈出的按钮进行分析和综合,点击下面的start按钮进行全编译
3.运行第二步后,点击右下角的report按钮可查看报告
四.仿真
编译成功后就可以对程序进行仿真
仿真分功能仿真和时序仿真,这里讲功能仿真
(一)创建仿真文件
1.file——new——Verification/DebuggingFiles——“VectorWaveformFile”,然后一直ok,会弹出如下窗口
2.点击红圈中的按钮,会出现如下图
3.设置相关参数
1).设置仿真的结束时间(一般设置为与输入时钟信号的时钟周期相同)默认为1μs,可根据需要用Edit>
EndTime命令设置(如这里设置为100s)
2)设置网格间距(一般根据输出信号的时钟周期来设置)用Edit>
GridSize命令(如这里设置为1s)
4.设计的仿真验证
1)设计输入信号电平
用鼠标左键点击name栏的信号,然后用红圈中的按钮改变信号电平(默认都是低电平)
2)在波形文件中添加节点
执行“Edit>
Insert>
InsertNodeorBus”命令,弹出“InsertNodeorBus”界面;
在NodeFinder界面中,在Filter列表中选择Pins:
all,在Named栏中键入“*”,然后单击List按钮,则在“NodesFound”中会出现所有节点名。
NodeFound栏中选择要加入波形文件中的节点(可用Shift键或Ctrl键选择多个连续或不连续的节点,此处选择A3,A2,A1,E,Y节点),单击右箭头,将所选择节点送入“SelectedNodes”栏中。
¾
单击“OK”,则所选的信号和组出现在波形编辑器中
结果如下图
5.保存文件。
执行“File>
SaveAs…”命令,仿真文件名为与工程文件名(_3to8decode)同名,后缀为.vwf,并选中“Addfiletocurrentproject”复选框,将其加入到本工程中。
仿真文件创建完成
(二)进行仿真
1.指定仿真器设置
1)执行“Assignments>
Settings…”命令,打开Settings对话框。
2)在Category列表中选择SimulatorSettings,则显示Simulator页面。
3)若要进行功能仿真,则在Simulation栏中选择Functional;
若要进行时序仿真,则在Simulation栏中选择Timing。
此处选择Functional。
4)指定仿真文件,这里为_3to8decode.vwf。
5)执行“Processing>
GenerateFunctionalSimulationNetlist”命令,生成网表。
6)执行“Processing>
StartSimulation”命令,开始仿真。
仿真结果如下图
后续:
观察RTL电路,选择tool——netlistviewer命令结果如下图
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