硬件工程师面试之电路篇.docx
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硬件工程师面试之电路篇.docx
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硬件工程师面试之电路篇
硬件工程师面试之电路篇
模仿电路
1、基尔霍夫定理内容是什么?
(仕兰微电子)
2、平板电容公式(C=εS/4πkd)。
(未知)
3、最基本如三极管曲线特性。
(未知)
4、描述反馈电路概念,列举她们应用。
(仕兰微电子)
5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反 馈长处(减少放大器增益敏捷度,变化输入电阻和输出电阻,改进放大器线性和非 线性失真,有效地扩展放大器通频带,自动调节作用)(未知)
6、放大电路频率补偿目是什么,有哪些办法?
(仕兰微电子)
7、频率响应,如:
怎么才算是稳定,如何变化频响曲线几种办法。
(未知)
8、给出一种查分运放,如何相位补偿,并画补偿后波特图。
(凹凸)
9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺 点,特别是广泛采用差分构造因素。
(未知)
10、给出一差分电路,告诉其输出电压Y+和Y-,求共模分量和差模分量。
(未知)
11、画差放两个输入管。
(凹凸)
12、画出由运放构成加法、减法、微分、积分运算电路原理图。
并画出一种晶体管级 运放电路。
(仕兰微电子)
13、用运算放大器构成一种10倍放大器。
(未知)
14、给出一种简朴电路,让你分析输出电压特性(就是个积分电路),并求输出端某点 rise/fall时间。
(Infineon笔试试题)
15、电阻R和电容C串联,输入电压为R和C之间电压,输出电压分别为C上电压和R上电 压,规定制这两种电路输入电压频谱,判断这两种电路何为高通滤波器,何为低通滤 波器。
当RC< (未知) 16、有源滤波器和无源滤波器原理及区别? (新太硬件) 17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、 带通、高通滤波器后信号表达方式。 (未知) 18、选取电阻时要考虑什么? (东信笔试题) 19、在CMOS电路中,要有一种单管作为开关管精准传递模仿低电平,这个单管你会用P管 还是N管,为什么? (仕兰微电子) 20、给出各种mos管构成电路求5个点电压。 (Infineon笔试试题) 21、电压源、电流源是集成电路中经惯用到模块,请画出你懂得线路构造,简朴描述 其优缺陷。 (仕兰微电子) 22、画电流偏置产生电路,并解释。 (凹凸) 23、史密斯特电路,求回差电压。 (华为面试题) 24、晶体振荡器,好像是给出振荡频率让你求周期(应当是单片机,12分之一周期....) (华为面试题) 25、LC正弦波振荡器有哪几种三点式振荡电路,分别画出其原理图。 (仕兰微电子) 26、VCO是什么,什么参数(压控振荡器? ) (华为面试题) 27、锁相环有哪几某些构成? (仕兰微电子) 28、锁相环电路构成,振荡器(例如用D触发器如何搭)。 (未知) 29、求锁相环输出频率,给了一种锁相环构造图。 (未知) 30、如果公司做高频电子,也许还要RF知识,调频,鉴频鉴相之类,不一一列举。 (未知) 31、一电源和一段传播线相连(长度为L,传播时间为T),画出终端处波形,考虑传播线 无损耗。 给出电源电压波形图,规定绘制终端波形图。 (未知) 32、微波电路匹配电阻。 (未知) 33、DAC和ADC实现各有哪些办法? (仕兰微电子) 34、A/D电路构成、工作原理。 (未知) 35、实际工作所需要某些技术知识(面试容易问到)。 如电路低功耗,稳定,高速如何做到,调运放,布版图注意地方等等,普通会针对简历上你所写做过东西详细问,必定会问得很细(因此别把什么都写上,精通之类词也别用太多了),这个东西各个人就 不同样了,不好说什么了。 (未知) _______________________________________________________________________ 数字电路 1、同步电路和异步电路区别是什么? (仕兰微电子) 2、什么是同步逻辑和异步逻辑? (汉王笔试) 同步逻辑是时钟之间有固定因果关系。 异步逻辑是各时钟之间没有固定因果关系。 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么详细规定? (汉王笔试) 线与逻辑是两个输出信号相连可以实现与功能。 在硬件上,要用oc门来实现,由于不用 oc门也许使灌电流过大,而烧坏逻辑门。 同步在输出端口应加一种上拉电阻。 4、什么是Setup 和Holdup时间? (汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setuptime和holdtime定义和在时钟信号延迟时变化。 (未知) 7、解释setup和holdtimeviolation,画图阐明,并阐明解决办法。 (威盛VIA .11.06 上海笔试试题) Setup/holdtime 是测试芯片对输入信号和时钟信号之间时间规定。 建立时间是指触发 器时钟信号上升沿到来此前,数据稳定不变时间。 输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一种时钟上升沿,数据才干被打入触发器。 保持时间是指触发器时钟信号上升沿到来后来,数据稳定不变时间。 如果holdtime 不够,数据同样不能被打入触发器。 建立时间(SetupTime)和保持时间(Holdtime)。 建立时间是指在时钟边沿前,数据信 号需要保持不变时间。 保持时间是指时钟跳变边沿后数据信号需要保持不变时间。 如果不满足建立和保持时间话,那么DFF将不能对的地采样到数据,将会浮现 metastability状况。 如果数据信号在时钟沿触发先后持续时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中竞争和冒险理解,并举例阐明竞争和冒险如何消除。 (仕兰微 电子) 9、什么是竞争与冒险现象? 如何判断? 如何消除? (汉王笔试) 在组合逻辑中,由于门输入信号通路中通过了不同延时,导致到达该门时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反信号则也许产生竞争和冒险现象。 解决办法: 一是添加布尔式消去项,二是在芯片外部加电容。 10、你懂得那些惯用逻辑电平? TTL与COMS电平可以直接互连吗? (汉王笔试) 惯用逻辑电平: 12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V有在5V。 CMOS输出接到TTL是可以直接互连。 TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。 (飞利浦-大唐笔试) 亚稳态是指触发器无法在某个规定期间段内达到一种可确认状态。 当一种触发器进入亚 稳态时,既无法预测该单元输出电平,也无法预测何时输出才干稳定在某个对的电平 上。 在这个稳定期间,触发器输出某些中间级电平,或者也许处在振荡状态,并且这种无 用输出电平可以沿信号通道上各个触发器级联式传播下去。 12、IC设计中同步复位与 异步复位区别。 (南山之桥) 13、MOORE 与 MEELEY状态机特性。 (南山之桥) 14、多时域设计中,如何解决信号跨时域。 (南山之桥) 15、给了regsetup,hold时间,求中间组合逻辑delay范畴。 (飞利浦-大唐笔试) Delay 16、时钟周期为T,触发器D1建立时间最大为T1max,最小为T1min。 组合逻辑电路最大延 迟为T2max,最小为T2min。 问,触发器D2建立时间T3和保持时间应满足什么条件。 (华 为) 17、给出某个普通时序电路图,有Tsetup,Tdelay,Tck->q,尚有 clockdelay,写出决 定最大时钟因素,同步给出表达式。 (威盛VIA.11.06 上海笔试试题) 18、说说静态、动态时序模仿优缺陷。 (威盛VIA.11.06 上海笔试试题) 19、一种四级Mux,其中第二级信号为核心信号 如何改进timing。 (威盛VIA .11.06 上海笔试试题) 20、给出一种门级图,又给了各个门传播延时,问核心途径是什么,还问给出输入, 使得输出依赖于核心途径。 (未知) 21、逻辑方面数字电路卡诺图化简,时序(同步异步差别),触发器有几种(区别,优 点),全加器等等。 (未知) 22、卡诺图写出逻辑表达使。 (威盛VIA.11.06 上海笔试试题) 23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)和。 (威盛) 24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP- wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoexplainthe operationregionofPMOSandNMOSforeachsegmentofthetransfercurve? (威 盛笔试题circuitdesign-beijing-03.11.09) 25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine therationofchannelwidthofPMOSandNMOSandexplain? 26、为什么一种原则倒相器中P管宽长比要比N管宽长比大? (仕兰微电子) 27、用mos管搭出一种二输入与非门。 (扬智电子笔试) 28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateand explainwhichinputhasfasterresponseforoutputrisingedge.(lessdelay time)。 (威盛笔试题circuitdesign-beijing-03.11.09) 29、画出NOT,NAND,NOR符号,真值表,尚有transistorlevel电路。 (Infineon笔 试) 30、画出CMOS图,画出tow-to-onemuxgate。 (威盛VIA.11.06 上海笔试试题) 31、用一种二选一mux和一种inv实现异或。 (飞利浦-大唐笔试) 32、画出Y=A*B+Ccmos电路图。 (科广试题) 33、用逻辑们和cmos电路实现ab+cd。 (飞利浦-大唐笔试) 34、画出CMOS电路晶体管级电路图,实现Y=A*B+C(D+E)。 (仕兰微电子) 35、运用4选1实现F(x,y,z)=xz+yz’。 (未知) 36、给一种表达式f=xxxx+xxxx+xxxxx+xxxx用至少数量与非门实现(事实上就是化 简)。 37、给出一种简朴由各种NOT,NAND,NOR构成原理图,依照输入波形画出各点波形。 (Infineon笔试) 38、为了实现逻辑(AXORB)OR (CANDD),请选用如下逻辑中一种,并阐明为什 么? 1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案: NAND(未知) 39、用与非门等设计全加法器。 (华为) 40、给出两个门电路让你分析异同。 (华为) 41、用简朴电路实现,当A为输入时,输出B波形为…(仕兰微电子) 42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。 (未知) 43、用波形表达D触发器功能。 (扬智电子笔试) 44、用传播门和倒向器搭一种边沿触发器。 (扬智电子笔试) 45、用逻辑们画出D触发器。 (威盛VIA.11.06 上海笔试试题) 46、画出DFF构造图,用verilog实现之。 (威盛) 47、画出一种CMOSD锁存器电路图和版图。 (未知) 48、D触发器和D锁存器区别。 (新太硬件面试) 49、简述latch和filp-flop异同。 (未知) 50、LATCH和DFF概念和区别。 (未知) 51、latch与register区别,为什么当前多用register.行为级描述中latch如何产生。 (南山之桥) 52、用D触发器做个二分颦电路.又问什么是状态图。 (华为) 53、请画出用D触发器实现2倍分频逻辑电路? (汉王笔试) 54、如何用D触发器、与或非门构成二分频电路? (东信笔试) 55、Howmanyflip-flopcircuitsareneededtodivideby16? (Intel)16分频? 56、用filp-flop和logic-gate设计一种1位加法器,输入carryin和current-stage,输出 carryout和next-stage. (未知) 57、用D触发器做个4进制计数。 (华为) 58、实现N位JohnsonCounter,N=5。 (南山之桥) 59、用你熟悉设计方式设计一种可预置初值7进制循环计数器,15进制呢? (仕兰 微电子) 60、数字电路设计固然必问Verilog/VHDL,如设计计数器。 (未知) 61、BLOCKINGNONBLOCKING 赋值区别。 (南山之桥) 62、写异步D触发器verilogmodule。 (扬智电子笔试) moduledff8(clk,reset,d,q); input clk; input reset; input [7: 0]d; output[7: 0]q; reg [7: 0]q; always@(posedgeclkorposedgereset) if(reset) q<=0; else q<=d; endmodule 63、用D触发器实现2倍分频Verilog描述? (汉王笔试) moduledivide2(clk,clk_o,reset); input clk,reset; output clk_o; wirein; regout; always@(posedgeclkorposedgereset) if(reset) out<=0; else out<=in; assignin=~out; assignclk_o=out; endmodule 64、可编程逻辑器件在当代电子设计中越来越重要,请问: a) 你所懂得可编程逻辑器 件有哪些? b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 (汉王笔试) PAL,PLD,CPLD,FPGA。 moduledff8(clk,reset,d,q); input clk; input reset; input d; output q; regq; always@(posedgeclkorposedgereset) if(reset) q<=0; else q<=d; endmodule 65、请用HDL描述四位全加法器、5分频电路。 (仕兰微电子) 66、用VERILOG或VHDL写一段代码,实现10进制计数器。 (未知) 67、用VERILOG或VHDL写一段代码,实现消除一种glitch。 (未知) 68、一种状态机题目用verilog实现(但是这个状态机画实在比较差,很容易误解 )。 (威盛VIA.11.06 上海笔试试题) 69、描述一种交通信号灯设计。 (仕兰微电子) 70、画状态机,接受1,2,5分钱卖报机,每份报纸5分钱。 (扬智电子笔试) 71、设计一种自动售货机系统,卖soda水,只能投进三种硬币,要对的找回钱 数。 (1)画出fsm(有限状态机); (2)用verilog编程,语法要符合fpga设计 规定。 (未知) 72、设计一种自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零: (1) 画出fsm(有限状态机); (2)用verilog编程,语法要符合fpga设计规定;(3)设计 工程中可使用工具及设计大体过程。 (未知) 73、画出可以检测10010串状态图,并verilog实现之。 (威盛) 74、用FSM实现101101序列检测模块。 (南山之桥) a为输入端,b为输出端,如果a持续输入为1101则b输出为1,否则为0。 例如a: b: 请画出statemachine;请用RTL描述其statemachine。 (未知) 75、用verilog/vddl检测stream中特定字符串(分状态用状态机写)。 (飞利浦-大唐 笔试) 76、用verilog/vhdl写一种fifo控制器(涉及空,满,半满信号)。 (飞利浦-大唐笔试) 77、既有一顾客需要一种集成电路产品,规定该产品可以实现如下功能: y=lnx,其中,x 为4位二进制整数输入信号。 y为二进制小数输出,规定保存两位小数。 电源电压为3~5v假 设公司接到该项目后,交由你来负责该产品设计,试讨论该产品设计全程。 (仕兰微 电子) 78、sram,falshmemory,及dram区别? (新太硬件面试) 79、给出单管DRAM原理图(西电版《数字电子技术基本》作者杨颂华、冯毛官205页图9 -14b),问你有什么办法提高refreshtime,总共有5个问题,记不起来了。 (减少温 度,增大电容存储容量)(Infineon笔试) 80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointout whichnodescanstoredataandwhichnodeiswordlinecontrol? (威盛笔试题 circuitdesign-beijing-03.11.09) 81、名词: sram,ssram,sdram 名词IRQ,BIOS,USB,VHDL,SDR IRQ: InterruptReQuest BIOS: BasicInputOutputSystem USB: UniversalSerialBus VHDL: VHICHardwareDescriptionLanguage SDR: SingleDataRate 压控振荡器英文缩写(VCO)。 动态随机存储器英文缩写(DRAM)。 名词解释,无聊外文缩写罢了,例如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSIVCO(压控振荡器)RAM(动态随机存储器),FIRIIRDFT(离散 傅立叶变换)或者是中文,例如: a.量化误差 b.直方图 c.白平衡
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