DSP芯片应用系列讲座四第8讲TMS320C28x的AD转换模块精Word文档下载推荐.docx
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YANPei-jun1,ZHANGXiong-wei
2
(1.PostgraduateTeam1ICE,PLAUST,Nanjing210007,China;
2.DepartmentofElectronicInformationEngineeringICE,PLAUST
Abstract:
TheTMS320C28xADCmoduleisa12-bitpipelinedanalog-to-digitalconverter.
Inthisarticle,theenhancedfeaturesandstructureoftheTMS320C28xADCwereintroduced,withtheemphasisonautoconversionsequencerprincipleofoperation,samplingmodesandsamplerateset,ADC-moduleclock,andaccessoftheresultconversion,etc.
Keywords:
DSPchip;
analoy-to-digitalconverter;
autoconversionsequencer
模/数转换器ADC(Analog-DigitalConverter是用来将连续变化的模拟量转换成计算机能够识别的数
字量的模块[1]
。
TMS320C28x(以下简C28x系列DSP芯片内部具有可灵活配置的16通道12位ADC模块;
该模块具有高效的转换效率,内置双采样/保持器,可以同时采样也可以顺序采样。
内置的自动通道排序器,无需CPU干预,一次最多支持16个通道的排序切换分时输入。
该ADC也可以对一个通道进行多次采样[2]。
1 TMS320C28x系列DSP芯片ADC结构和功能
1.1 TMS320C28x系列DSP芯片ADC结构
图1为单排序器模式ADC转换模块框图,从图中可以看出,ADC模块主要包括以下几个部分:
两个8通道的模拟复用器,2个采样/保持电路(S/H-A和S/H-B,一个转换器,排序器和16个结果寄存器,由C28x经过高速预定标提供ADC所需要的时钟。
ADC模块有两个排序器(SEQ1和SEQ2,可以级联为一个16状
第26卷第4期2005年12月
军 事 通 信 技 术
JournalofMilitaryCommunicationsTechnology
Vol.26No.4Dec.2005
收稿日期:
2005-6-15
作者简介:
闫佩君(1971-,女,硕士生.
图1 级联排序器模式ADC转换模块框图
态的排序器(SEQ工作,也可以作为两个独立的8状态排序器(称为双排序器工作,这里的“状态”是指一次转换中所能完成的最大转换通道的个数。
图1中是ADC排序器级联模式。
虽然有多个输入通道和两个排序器,但ADC模块转换器只有一个。
ADC的转换启动信号SOC(Start-Of-Co-nversion可以由EVA(事件管理器A和EVB(事件管理器B、外部引脚和软件编程分别触发排序器来产生。
在双排序器模式时,ADC排序器2的SOC信号由EVB和软件编程触发排序器2来产生。
与A/D转换有关的C28x系列DSP芯片外部引脚,除了模拟和数字电源引脚外,还有16路模拟输入通路的引脚。
1.2 TMS320C28x系列DSP芯片ADC功能
与C24xDSP芯片的ADC相比,TMS320C28x系列DSP芯片具有增强型的ADC功能,主要有:
16通道,多路输入,带内置双采样/保持的12位模/数转换内核,可同时采样或顺序采样。
高效的转换速率。
在
ADC时钟为25MHz,每秒最高采样12.5MSPS时,可获得80ns流水线转换时间,200ns单次转换时间。
模拟输入范围:
0V~3V。
自动排序。
一次自动转换操作可以处理多达16个自动转换。
每个转换操作可图2 顺序采样模式ADC转换图示通过编程来选择16个输入通道之一输入。
两个独立的8状态排序器,可以工作在双排序模式或级联排序器模式。
16个可单独访问的结果寄存器。
用来存储转换值。
多个触发源:
软件立即启动,EVA和EVB启动,外部引脚触发启动,在双排序模式下,EVA和EVB可分别独立地触发。
灵活的中断控制。
允许在每一组或每隔一组自动转换结束时产生中断请求。
采样/保持时间窗口有单独的预定标控制。
2 ADC工作原理
以图1的级联排序模式为例。
如果设置
排序控制寄存器16路输入通道选择顺序是A0-A7到B0-B7,16个结果寄存器是Result0-Result15,采样模式为顺序采样,则其启动及转换过程如图2[3]所示。
从图2可以看出,在触发源的触发下产生SOC转换启动信号,经过两个半ADC时钟周期,ADC开始采样第一路通道的信号A0,经过一个S/H脉冲后采样第二路通道的信号A1,之后依次在排序器的控制下顺序完成对16路信号的采样。
ADCINA0-ADCINA7通道信号被S/
H-A采样,ADCINTB0-ADCINTB7通道信号被S/H-B采样。
每次采样后,数据送入12位A/D转换器,完成转换,转换结果写入相应的结果寄存器,依次是A0转换的结果写入Result0,A1转换结果写入Result1,A2转换结果写入Result2,B0转换结果写入Result8,B7转换结果写入Result15。
图2中S为采样/保持时间,此时采样开关关闭,C1为结果寄存器更新时间。
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军 事 通 信 技 术2005年
2.1 自动转换排序器的作用及操作原理
自动转换排序器的作用主要是用来控制自动转换的顺序并选择对哪一路输入进行采样。
这可以通过设置4个输入通道选择排序控制寄存器ADCCHSELESQn(n取1到4来完成。
ADCCHSELESQn共有16个4位比特域(CONV00-CONV15,每4比特位的值在0到15之间,其值确定所选的输入通道。
模拟通道可以按任意需要的顺序来选择,并且相同的通道可以选择多次。
例如:
要顺序采样A0→A1→A0→A1→B1→B7通路的信号进行自动排序转换,当ADC工作在级联排序器模式时,可以按表1对ADCCHSELESQn设置,0000选择A0通道,0001选择A1通道,1001选择B1通道,1111选择B7通道。
A0,A1通道被采样两次,最大转换通道数MAXCONV1将设置为5。
表1 输入通道选择排序控制寄存器设置
bits15—1211—87—43—070A3h70A4h70A5h
70A6h0001000000010000×
×
11111001×
ADCCHSELSEQ1ADCCHSELSEQ2ADCCHSELSEQ3ADCCHSELSEQ4
在同时采样时,
设置
ADCCHSELESQn时,由CONVnn的后三位比特域确定采样通道(高位忽略。
比如:
CONVnn设置为0110b,则ADCINA6通路被S/H-A采样,
ADCINB6通路被S/H-B采样。
CONVnn设置为1001b,则ADCINA1
通路被S/H-A采样,ADCINB1通路被S/H-B采样。
先转换S/H-A采样信号,再转换S/H-B采样信号。
可以看出,排序器是保证ADC灵活有序进行A/D转换的核心,输入通路选择以及转换结果存入结果寄存器的顺序都由排序器控制。
排序器有两种工作模式,不中断的自动排序模式和启动/停止模式,通过设置ADC控制寄存器(ADCTRL1的连续运行位(CONTRUN来选择。
排序器一旦收到SOC触发信号,就立即开始转换,同时装入最大转换通道数寄存器的值到排序状态计数位。
在ADC通道选择寄存器中指定的通道按预先设定的顺序进行转换。
每一次转换后计数位的值将自动减1,当计数位的值减为0时,一次自动转换结束。
在一次自动排序过程中完成转换的数目为最大转换通道数+1。
如最大转换通道数为16,则设置最大转换通道寄存器的值为15。
ADC初始化后,在排序器被触发启动后,
转换自动完成。
图3 顺序采样模式ADC转换图示
2.2 采样模式及采样率的设置
C28x的ADC有两种采样模式,顺序采样和同时采样,通过设置ADC控制寄存器(ADCTRL3中的
SMODE-SEL位来选择。
工作在顺序采样模式时每次只采样一个通路的信号,工作在同时采样模式时,每次采样一对输入通路信号,如A0和B0,A1和B1,…,A7和B7等。
图3是单排序器在EVA触发下顺序采样16个通路(A0→A1→…B0→B1→的转换图示。
由图3可知,完成16路通道的转换的总时间是:
T=17×
Tadcclk+18×
(1+ACQ-PS×
Tadcclk,其中,Tadcclk
为ADC时钟周期,ACQ-PS是ADC控制寄存器ACQ-PS[3-0]的4位比特域的值。
S/H脉冲的宽度由ACQ-PS和Tadcclk决定。
(例如前面讲到的图2中ACQ-PS[3-0]设置为0001b。
顺序采样时采样率Samplerate=1/[(2+ACQ-PS×
Tadcclk],同时采样时采样率Samplerate=1/[(3+ACQ-PS×
Tadcclk]。
在ADC时钟一定的情况下,改变ACQ-PS[3-0]位的值,即可根据实际需要选择不同的流水线采样频率。
对于各路信号的采样率还可以结合排序器通道选择来改变。
设置通道选择排序控制寄存器,使每次从相同的输入通路采样,这样就大大提高单路信号的采样率。
77第4期
闫佩君等:
TMS320C28x的A/D转换模块
78军 事 通 信 技 术2005年
2.3 ADC时钟
外部时钟HSPCLK经ADCTRL3寄存器的ADCCLKPS[3:
0]位分频,再经ADC控制寄存器中的CPS位的设置,得到ADC时钟ADCCLK。
另外ADC能
通过ADCTRL1寄存器中的ACQ-PS[3-0]比特
位的设置来调整采样/保持窗的宽度。
HSPCLK
是由C28x的CPU时钟经高速预定标得到,如图
4所示。
2.4 ADC转换结果的读取
图4 ADC内核时钟和抽样保持排序通道选择控制寄存器不仅设置了输入
通道的顺序,也对应设置了结果保存到结果寄
存器的顺序,按照通道选择的顺序,依次转换结果保存到Result0,Result1,…,Result15(双排序器时,SEQ2对应Result8,…,Result15。
通常为方便,按顺序设置,即通道选择从A0,…,A7,B0,…,B7,对应的结果寄存器从Result0,…,Result15。
排序转换期间有两种中断模式,模式1指每一组自动转换结束(EOS,在中断服务程序中读出ADC结果寄存器的值,必要时可修改最大转换通道数的值。
模式2是指每隔一个EOS产生中断,在中断服务程序中读出两组自动转换的值,同时修改最大转换通道的值。
3 初始化举例
下面是一个级联排序模式同步采样初始化举例,完成对四对通路的同时采样。
AdcRegs.ADCTR3.bit.SMODE-SEL=1;
∥设置为同步采样
AdcRegs.ADCTRL1.bit.SEQ-CASC=1;
∥设置为级联排序模式
AdcRegs.ADCTRL1.bit.CONT-RUN=1;
∥不间断的自动排序模式
AdcRegs.ADCMAXCONV.all=0x0003;
∥设置最大转换通道数为4对通路转换
AdcRegs.ADCCHSELSEQ1.bit.CONV00=0X0;
∥设置从ADCINA0到ADCINB0转换
AdcRegs.ADCCHSELSEQ1.bit.CONV01=0X1;
∥设置从ADCINA1到ADCINB1转换
AdcRegs.ADCCHSELSEQ1.bit.CONV02=0X2;
∥设置从ADCINA2到ADCINB2转换
AdcRegs.ADCCHSELSEQ1.bit.CONV03=0X3;
∥设置从ADCINA3到ADCINB3转换
∥结果依次保存在8个结果寄存器中
4 结束语
文章讨论了TMS320C28x系列高性能DSP芯片的ADC结构功能和工作原理,文中重点以级联排序器模式为例讲解,对于双排序器模式的工作原理与级联排序模式类似。
C28x系列DSP芯片A/D转换的灵活性、高效性和增强性的特点将在实际应用中得到体现。
参考文献:
[1] 江思敏,TMS320LF240xDSP硬件开发教程[M].第1版.北京:
机械工业出版社,2003.
[2] TexasInstruments.TMS320F2810,TMS320F2811,TMS320F2812,TMS320C2810,TMS320C2811,TMS320C2812
digitalsignalprocessorsdatamanual[EB/OL].http:
//ww,2004-10-12.
[3] TexasInstruments.TMS320C28xDSPAnalog-to-DigitalConverter(ADCreferenceguide[EB/OL].http:
//www.ti.
com,2004-10-12.
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