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数电
数字电路
1、同步电路和异步电路的区别是什么?
(仕兰微电子)
解答:
同步电路是说电路里的时钟相互之间是同步的,同步的含义不只局限于同一个CLOCK,而是容许有多个CLOCK,这些CLOCK的周期有倍数关系并且相互之间的相位关系是固定的就可以,比如,10ns,5ns,2.5ns三个CLOCK的电路是同步电路。
我们现在的综合,STA都是针对同步电路的。
异步电路是指CLOCK之间没有倍数关系或者相互之间的相位关系不是固定的,比如5ns,3ns两个CLOCK是异步的。
异步电路无法作真正意义上的综合及STA,如果在同步电路里夹杂有异步电路,就set_flase_path。
所以异步电路只有靠仿真来检查电路正确与否。
在同步电路设计中一般采用D触发器,异步电路设计中一般采用Latch。
2、什么是同步逻辑和异步逻辑?
(汉王笔试)
解答:
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有。
3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
(汉王笔试)
解答:
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
OC门,又称集电极开路(漏极开路)与非门门电路,OpenCollector(OpenDrain)。
实现与或非逻辑,用做电平转换,用做驱动器。
由于OC门电路的输出管的集电极悬空,使用时需外接一个上拉电阻Rp到电源VCC。
OC门使用上拉电阻以输出高电平,此外为了加大输出引脚的驱动能力,上拉电阻阻值的选择原则,从降低功耗及芯片的灌电流能力考虑应当足够大;从确保足够的驱动电流考虑应当足够小。
4、什么是Setup和Holdup时间?
(汉王笔试)
5、setup和holdup时间,区别.(南山之桥)
6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。
(未知)
7、解释setup和holdtimeviolation,画图说明,并说明解决办法。
解答:
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。
输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。
如果holdtime不够,数据同样不能被打入触发器。
建立时间(SetupTime)和保持时间(Holdtime)。
建立时间是指在时钟边沿前,数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。
(仕兰微电子)
9、什么是竞争与冒险现象?
怎样判断?
如何消除?
(汉王笔试)
解答:
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法:
一是添加布尔式的消去项,二是在芯片外部加电容。
10、你知道那些常用逻辑电平?
TTL与COMS电平可以直接互连吗?
(汉王笔试)
解答:
常用逻辑电平:
12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。
(飞利浦-大唐笔试)
解答:
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法:
1降低系统时钟
2用反应更快的FF
3引入同步机制,防止亚稳态传播
4改善时钟质量,用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
12、IC设计中同步复位与异步复位的区别。
(南山之桥)
13、MOORE与MEELEY状态机的特征。
(南山之桥)
解答:
两种典型的状态机是摩尔(Moore)状态机和米立(Mealy)状态机。
摩尔有限状态机输出只与当前状态有关,与输入信号的当前值无关,是严格的现态函数。
在时钟脉冲的有效边沿作用后的有限个门延后,输出达到稳定值。
即使在时钟周期内输入信号发生变化,输出也会保持稳定不变。
从时序上看,Moore状态机属于同步输出状态机。
Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
Mealy状态机的输出是现态和所有输入的函数,随输入变化而随时发生变化。
从时序上看,Mealy状态机属于异步输出状态机,它不依赖于时钟。
14、多时域设计中,如何处理信号跨时域。
(南山之桥)
解答:
多时钟域的设计中,对于信号跨时域的处理这里可以采用乒乓操作的方法来进行。
乒乓操作的处理流程为:
输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区,数据缓冲模块可以为任何存储模块,比较常用的存储单元为双口RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。
在第一个缓冲周期,将输入的数据流缓存到“数据缓冲模块1”;在第2个缓冲周期,通过“输入数据选择单元”的切换,将输入的数据流缓存到“数据缓冲模块2”,同时将“数据缓冲模块1”缓存的第1个周期数据通过“输入数据选择单元”的选择,送到“数据流运算处理模块”进行运算处理;在第3个缓冲周期通过“输入数据选择单元”的再次切换,将输入的数据流缓存到“数据缓冲模块1”,同时将“数据缓冲模块2”缓存的第2个周期的数据通过“输入数据选择单元”切换,送到“数据流运算处理模块”进行运算处理。
如此循环。
乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换,将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。
把乒乓操作模块当做一个整体,站在这个模块的两端看数据,输入数据流和输出数据流都是连续不断的,没有任何停顿,因此非常适合对数据流进行流水线式处理。
所以乒乓操作常常应用于流水线式算法,完成数据的无缝缓冲与处理。
乒乓操作的第二个优点是可以节约缓冲区空间。
还有一种方法,FIFO一般用于不同时钟域之间的数据传输,比如FIFO的一端时AD数据采集,另一端时计算机的PCI总线,假设其AD采集的速率为16位100KSPS,那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为率33MHz,总线宽度32bit,其最大传输速为1056Mbps可以采,在两个不同的时钟域间就用FIFO来作为数据缓冲。
另外对于不同宽度的数据接口也可以用FIFO,例如单片机位8位数据输出,而DSP可能是16位数据输入,在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。
15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。
(飞利浦-大唐笔试)
解答:
Delay 16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。 组合逻辑电路最大延迟为T2max,最小为T2min。 问,触发器D2的建立时间T3和保持时间应满足什么条件。 (华为) T3setup>T+T2max,T3hold>T1min+T2min 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素,同时给出表达式。 (威盛VIA2003.11.06上海笔试试题) T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay; 18、说说静态、动态时序模拟的优缺点。 (威盛VIA2003.11.06上海笔试试题) 解答: 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。 它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。 因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题。 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。 (威盛VIA2003.11.0) 解答: 将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改。 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。 (未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等。 (未知) 22、卡诺图写出逻辑表达使。 (威盛VIA2003.11.06上海笔试试题) 23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。 (威盛) 24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve? (威盛笔试题circuitdesign-beijing-03.11.09) 25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大? (仕兰微电子) 解答: 和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos管搭出一个二输入与非门。 (扬智电子笔试) 28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。 (威盛笔试题circuitdesign-beijing-03.11.09) 29、画出NOT,NAND,NOR的符号,真值表,还有transistorlevel的电路。 (Infineon笔试) 30、画出CMOS的图,画出tow-to-onemuxgate。 (威盛VIA2003.11.06上海笔试试题) 31、用一个二选一mux和一个inv实现异或。 (飞利浦-大唐笔试) inputa,b; outputc; assignc=a? (~b): (b); 32、画出Y=A*B+C的cmos电路图。 (科广试题) 33、用逻辑们和cmos电路实现ab+cd。 (飞利浦-大唐笔试) 34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。 (仕兰微电子) 35、利用4选1实现F(x,y,z)=xz+yz’。 (未知) 解答: x,y作为4选1的数据选择输入,四个数据输入端分别是z或者z的反相,0,1 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简)。 解答: 得出逻辑表达式,然后根据输入计算输出 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。 38、为了实现逻辑(AXORB)OR(CANDD),请选用以下逻辑中的一种,并说明为什么? 1)INV2)AND3)OR4)NAND5)NOR6)XOR答案: NAND(未知) 39、用与非门等设计全加法器。 (华为) 40、给出两个门电路让你分析异同。 (华为) 41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子) 42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。 (未知) 43、用波形表示D触发器的功能。 (扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器。 (扬智电子笔试) 45、用逻辑们画出D触发器。 (威盛VIA2003.11.06上海笔试试题) 46、画出DFF的结构图,用verilog实现之。 (威盛) moduleD_EF(Q,D,CLK) inputD,CLK; outputQ; regQ;//在always语句中被赋值的信号要声明为reg类型寄存器定义 always@(posedgeCLK)//上升沿,下降沿用negedge表示,^_^需要记忆 beginQ<=D;end endmodule 47、画出一种CMOS的D锁存器的电路图和版图。 (未知) 48、D触发器和D锁存器的区别。 (新太硬件面试) 解答: 触发器对时钟脉冲边沿(上升或下降)敏感,在边沿来临时变化状态; 锁存器对时钟脉冲电平(持续时间)敏感,在一持续电平期间都运作。 49、简述latch和filp-flop的异同。 (未知) 50、LATCH和DFF的概念和区别。 (未知) 51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。 解答: 从寄存数据角度看,锁存器和寄存器的功能是一样的,其区别仅在于锁存器中用电平触发器,而寄存器中用边沿触发器。 移位寄存器。 它是由RS触发器和一些门电路所构成的。 latch是电平触发,register是边沿触发,register在同一时钟边沿触发下动作,符合同步电路的设计思想,而latch则属于异步电路设计,往往会导致时序分析困难,不适当的应用latch则会大量浪费芯片资源。 在always块中,如果条件语句中的规定的条件不完整,综合时则会产生锁存器。 52、用D触发器做个二分颦的电路.又问什么是状态图。 (华为) 53、请画出用D触发器实现2倍分频的逻辑电路? (汉王笔试) 54、怎样用D触发器、与或非门组成二分频电路? (东信笔试) 55、Howmanyflip-flopcircuitsareneededtodivideby16? (Intel)16分频? 56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage.(未知) 57、用D触发器做个4进制的计数。 (华为) 58、实现N位JohnsonCounter,N=5。 (南山之桥) 59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢? (仕兰微电子) 60、数字电路设计当然必问Verilog/VHDL,如设计计数器。 (未知) modulecount4(out,reset,clk); output[3: 0]out; inputreset,clk; reg[3: 0]out; always@(posedgeclk) begin if(reset)out<=0;//同步复位 elseout<=out+1;//计数 end endmodule61、BLOCKINGNONBLOCKING赋值的区别。 (南山之桥) 62、写异步D触发器的verilogmodule。 (扬智电子笔试) moduledff8(clk,reset,d,q); inputclk; inputreset; input[7: 0]d; output[7: 0]q; reg[7: 0]q; always@(posedgeclkorposedgereset) if(reset) q<=0; else q<=d; endmodule 63、用D触发器实现2倍分频的Verilog描述? (汉王笔试) moduledivide2(clk,clk_o,reset); inputclk,reset; outputclk_o; wirein; regout; always@(posedgeclkorposedgereset) if(reset) out<=0; else out<=in; assignin=~out; assignclk_o=out; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要,请问: a)你所知道的可编程逻辑器件有哪些? b)试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 (汉王笔试) PAL,PLD,CPLD,FPGA。 moduledff8(clk,reset,d,q); inputclk; inputreset; inputd; outputq; regq; always@(posedgeclkorposedgereset) if(reset) q<=0; else q<=d; endmodule 65、请用HDL描述四位的全加法器、5分频电路。 (仕兰微电子) 66、用VERILOG或VHDL写一段代码,实现10进制计数器。 (未知) 67、用VERILOG或VHDL写一段代码,实现消除一个glitch。 (延迟)(未知) 68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解的)。 (威盛VIA2003.11.06上海笔试试题) 69、描述一个交通信号灯的设计。 (仕兰微电子) 70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。 (扬智电子笔试) 71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱数。 (1)画出fsm(有限状态机); (2)用verilog编程,语法要符合fpga设计的要求。 (未知) 72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零: (1)画出fsm(有限状态机); (2)用verilog编程,语法要符合fpga设计的要求;(3)设计工程中可使用的工具及设计大致过程。 (未知) 73、画出可以检测10010串的状态图,并verilog实现之。 (威盛) 74、用FSM实现101101的序列检测模块。 例如a: 0001100110110100100110 b: 0000000000100100000000 请画出statemachine;请用RTL描述其statemachine。 a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。 例如a: 0001100110110100100110 b: 0000000000100100000000 请画出statemachine;请用RTL描述其statemachine。 (未知) 75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写)。 (飞利浦-大唐笔试) 76、用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。 (飞利浦-大唐笔试) 77、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能: y=lnx,其中,x为4位二进制整数输入信号。 y为二进制小数输出,要求保留两位小数。 电源电压为3~5v假设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程。 (仕兰微电子) 78、sram,falshmemory,及dram的区别? (新太硬件面试) ROM和RAM指的都是半导体存储器,ROM是ReadOnlyMemory的缩写,RAM是RandomAccessMemory的缩写。 ROM在系统停止供电的时候仍然可以保持数据,而RAM通常都是在掉电之后就丢失数据,典型的RAM就是计算机的内存。 RAM有两大类,一种称为静态RAM(StaticRAM/SRAM),SRAM速度非常快,是目前读写最快的存储设备了,但是它也非常昂贵,所以只在要求很苛刻的地方使用,譬如CPU的一级缓冲,二级缓冲。 另一种称为动态RAM(DynamicRAM/DRAM),DRAM保留数据的时间很短,速度也比SRAM慢,不过它还是比任何的ROM都要快,但从价格上来说DRAM相比SRAM要便宜很多,计算机内存就是DRAM的。 DRAM分为很多种,常见的主要有FPRAM/FastPage、EDORAM、SDRAM、DDRRAM、RDRAM、SGRAM以及WRAM等,这里介绍其中的一种DDRRAM。 DDRRAM(Date-RateRAM)也称作DDRSDRAM,这种改进型的RAM和SDRAM是基本一样的,不同之处在于它可以在一个时钟读写两次数据,这样就使得数据传输速度加倍了。 这是目前电脑中用得最多的内存,而且它有着成本优势,事实上击败了Intel的另外一种内存标准-RambusDRAM。 在很多高端的显卡上,也配备了高速DDRRAM来提高带宽,这可以大幅度提高3D加速卡的像素渲染能力。 ROM也有很多种,PROM是可编程的ROM,PROM和EPROM(可擦除可编程ROM)两者区别是,PROM是一次性的,也就是软件灌入后,就无法修改了,这种是早期的产品,现在已经不可能使用了,而EPROM是通过紫外光的照射擦出原先的程序,是一种通用的存储器。 另外一种EEPROM是通过电子擦出,价格很高,写入时间很长,写入很慢。 举个例子,手机软件一般放在EEPROM中,我们打电话,有些最后拨打的号码,暂时是存在SRAM中的,不是马上写入通过记录(通话记录保存在EEPROM中),因为当时有很重要工作(通话)要做,如果写入,漫长的等待是让
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