数字Word文档格式.docx
- 文档编号:5752545
- 上传时间:2023-05-05
- 格式:DOCX
- 页数:29
- 大小:145.99KB
数字Word文档格式.docx
《数字Word文档格式.docx》由会员分享,可在线阅读,更多相关《数字Word文档格式.docx(29页珍藏版)》请在冰点文库上搜索。
边沿触发器主要有维持阻塞D触发器、边沿JK触发器、CMOS边沿触发器等。
以下各边沿触发器的具体电路不详细分析其工作原理,只简单了解即可。
逻辑符号中“”表示边沿触发输入。
加小圆圈:
表示下降沿有效触发
不加小圆圈:
表示上升沿有效触发
T触发器:
具有保持和翻转功能的触发器。
T′触发器:
只具有翻转功能的触发器。
令JK触发器的J=K=T
T触发器特性方程
6.6.1加法器
一、半加器
1.含义
输入信号:
加数Ai,被加数Bi
输出信号:
本位和Si,向高位的进位Ci
2.真值表
3.输出逻辑函数式为
4.逻辑电路:
5.逻辑符号
二、全加器
1.含义
3.Si和Ci的卡诺图
4.逻辑函数表达式
5.逻辑图
6.逻辑符号。
三、多位加法器
1.含义:
实现多位加法运算的电路,称为加法器。
2.进位方法:
⑴串行进位
⑵超前进位加法器
6.6.2数值比较器
一、1位数值比较器
1.数值比较的含义
2.真值表:
二、多位数值比较器
MSI器件:
CMOS4位数值比较器CC14585
MSI器件如何查手册了解其功能并应用?
1.逻辑图(了解,不需记忆)
2.逻辑函数式(了解,不需记忆)
3.使用方法
(1)只比较两个4位二进制数时
(2)当比较两个4位以上8位以下的二进制数时
录像:
组合逻辑电路的应用(40分钟)
1.只考虑两个一位二进制数的相加,而不考虑来自低位进位数的运算电路,称为半加器。
如在第i位的两个加数Ai和Bi相加,它除产生本位和数Si之外,还有一个向高位的进位数。
因此,
根据二进制加法原则(逢二进一),得以下真值表。
由一个异或门和一个与门组成。
如图6.6.1(a)所示。
1.不仅考虑两个一位二进制数相加,而且还考虑来自低位进位数相加的运算电路,称为全加器。
如在第i位二进制数相加时,被加数、加数和来自低位的进位数分别为Ai、Bi、Ci-1,输出本位和及向相邻高位的进位数为Si、Ci。
加数Ai、被加数Bi、来自低位的进位Ci-1
3.Si和Ci的卡诺图,如图6.6.2所示。
5.逻辑图,如图6.6.3(a)所示。
6.逻辑符号
图6.6.4所示为由4个全加器组成的4位串行进位的加法器。
低位全加器输出的进位信号依次加到相邻高位全加器的进位输入端CI。
最低位的进位输入端CI接地。
显然,每一位的相加结果必须等到低一位的进位信号产生后才能建立起来。
主要缺点:
运算速度比较慢。
优点:
电路比较简单。
主要优点:
运算速度较高。
用于比较两个数大小或相等的电路,称为数值比较器。
一位二进制数A和B进行比较的电路。
比较结果有三种情况。
多位二进制数如何比较大小?
如两个4位二进制数A=A3A2A1A0和B=B3B2B1B0进行比较时,则需从高位到低位逐位进行比较。
只有在高位相等时,才能进行低位的比较。
当比较到某一位数值不等时,其结果便为两个4位数的比较结果。
1.逻辑图(教材中图6.6.5所示,了解,不需记忆)
用一片CC14585即可,将扩展端I(A<
B)接低电平,I(A>
B)和I(A=B)接高电平。
(2)当比较两个4位以上8位以下的二进制数时
需两片CC14585,要用扩展端。
应先比较两个高4位的二进制数,在高位数相等时,才能比较低4位数。
只有在两个4位二进制数相等时,输出才由I(A<
B)、I(A>
B)、I(A=B)决定。
图6.6.6所示为用两片CC14585组成的8位数值比较器。
将低位片的I(A<
B)接低电平0,I(A>
B)和I(A=B)接高电平1。
将低位片的CC14585
(1)的输出比较结果I(A<
B)和I(A=B)与高位片CC14585
(2)的扩展端I(A<
B)和I(A=B)相连。
一、基本分析步骤
1.写方程式
2.列状态转换真值表
3.逻辑功能的说明
4画状态转换图和时序图
二、分析举例
[例1]
5.检查电路能否自启动
[例7.2.2]
7.2.2异步时序逻辑电路的分析方法
应写出时钟方程。
[例7.2.3]
时序逻辑电路
概述
一、定义:
时序逻辑电路(又称时序电路):
在任何一个时刻的输出状态不仅取决于当时的输入信号,而且还取决于电路原来的状态。
二、电路构成:
存储电路(主要是触发器,且必不可少)+组合逻辑电路(可选)。
时序逻辑电路的状态是由存储电路来记忆和表示的。
三、分类
根据电路状态转换情况的不同分为:
1.同步时序逻辑电路:
所有触发器的时钟输入端CP都连在一起,在同一个时钟脉冲CP作用下,凡具备翻转条件的触发器在同一时刻状态翻转。
触发器状态的更新和时钟脉冲CP是同步的。
2.异步时序逻辑电路
时钟脉冲CP只接部分触发器的时钟输入端,其余触发器则由电路内部信号触发。
因此,凡具备翻转条件的触发器状态的翻转有先有后,并不都和时钟脉冲CP同步。
计数器中,时钟脉冲CP又称为计数脉冲。
时序逻辑电路的分析方法
时序逻辑电路的分析:
根据给定的电路,写出它的方程、列出状态转换真值表、画出状态转换图和时序图,而后分析出它的功能。
同步时序逻辑电路的分析方法
同步时序逻辑电路中,所有触发器都由同一个时钟脉冲信号CP来触发,都对应相同的电平或边沿状态更新。
所以,可以不考虑时钟条件。
课堂讨论:
现态和次态的时间分割点?
(1)输出方程。
时序逻辑电路的输出逻辑表达式,它通常为现态的函数。
(2)驱动方程。
各触发器输入端的逻辑表达式。
即J=?
,K=?
,D=?
(3)状态方程。
将驱动方程代入相应触发器的特性方程中,便得到该触发器的次态方程。
时序逻辑电路的状态方程由各触发器次态的逻辑表达式组成。
JKF/F和DF/F的特性方程?
将外输入信号和现态作为输入,次态和输出作为输出,列出状态转换真值表。
触发器的逻辑功能的表示方法有哪些?
相互转换?
特别:
与或式→真值表?
根据状态转换真值表来说明电路的逻辑功能。
4.画状态转换图和时序图
状态转换图:
电路由现态转换到次态的示意图。
时序图:
在时钟脉冲CP作用下,各触发器状态变化的波形图。
[例7.2.1]试分析图7.2.1所示电路的逻辑功能,并画出状态转换图和时序图。
解:
分析步骤
由电路可看出,时钟脉冲CP加在每个触发器的时钟脉冲输入端上。
因此它是一个同步时序逻辑电路,时钟方程可以不写。
三个JK触发器的状态更新时刻都对应CP的下降沿。
2.状态转换真值表
由状态方程,可列状态转换真值表。
3.逻辑功能说明
由状态转换真值表,在输入第6个计数脉冲CP后,返回原来的状态,同时输出端Y输出一个进位脉冲。
因此为同步六进制计数器。
⑴根据状态转换真值表→状态转换图。
圆圈内表示电路的一个状态,
箭头表示电路状态的转换方向(现态→次态)
箭头线上方标注的X/Y为转换条件,X为转换前输入变量的取值,Y为输出值
由于本例没有输入变量,故X未标上数值。
⑵根据状态转换真值表→时序图(或称工作波形图)。
电路应有
=8个工作状态,
只有6个状态被利用了,称为有效状态。
还有110和111没有被利用,称为无效状态。
能够自启动:
如果由于某种原因而进入无效状态工作时,只要继续输入计数脉冲CP,电路会自动返回到有效状态工作。
该电路能够自启动。
[例2]试分析图3所示电路的逻辑功能。
并画出状态转换图和时序图。
2.列状态转换真值表
由于输入控制信号X可取0,也可取1,因此,应分别列出X=0和X=1的两张状态转换真值表。
在X=0时,电路为加法计数器;
在X=1时,电路为减法计数器。
因此,电路为同步四进制加/减计数器。
可画出X=0和X=1时的两个状态转换图。
如用一个状态转换图时,则应在斜线上方标明输入变量X的取值。
画时序图。
在异步时序逻辑电路中,只有部分触发器由计数脉冲信号源CP触发,而其它触发器则由电路内部信号触发。
因此,应考虑各个触发器的时钟条件,即应写出时钟方程。
各个触发器只有在满足时钟条件后,其状态方程才能使用。
否则,状态保持不变。
这是异步时序逻辑电路在分析方法上和同步时序逻辑电路的根本不同点。
[例7.2.3]试分析图7.2.5所示电路的逻辑功能。
FF1的时钟信号是由Q0端输出的负跃变信号来触发的,所以是异步时序逻辑电路。
状态方程只有在满足时钟条件后才是有效的。
否则将保持不变。
3.逻辑功能说明,
在输入第5个计数脉冲时,返回初始的000状态,同时Y输出一个负跃变的进位信号,因此,为五进制计数器。
4.状态转换图和时序图
数据选择器
一、4选1数据选择器
1.逻辑电路
3.输出逻辑函数式
1.逻辑图
2.逻辑功能分析
3.真值表
4.输出逻辑函数式
二、8选1数据选择器
1.逻辑功能示意图
三、用数据选择器实现组合逻辑函数
1.当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时
代数法
卡诺图法
2.当逻辑函数的变量个数多于数据选择器的地址输入变量的个数时
6.5.2数据分配器
3线一8线译码器CT74LS138构成的8路数据分配器。
在多路数据传输过程中,经常需要将其中一路信号挑选出来进行传输,这就需要用到数据选择器。
在数据选择器中,通常用地址输入信号来完成挑选数据的任务。
如一个4选1的数据选择器,应有两个地址输入端,它共有
=4种不同的组合,每一种组合可选择对应的一路输入数据输出。
同理,对一个8选1的数据选择器,应有3个地址输入端。
其余类推。
而多路数据分配器的功能正好和数据选择器的相反,它是根据地址码的不同,将一路数据分配到相应的一个输出端上输出。
根据地址码的要求,从多路输入信号中选择其中一路输出的电路,称为数据选择器。
其功能相当于一个受控波段开关。
多路输入信号:
N个
输出:
1个
地址码:
n位
应满足
≥N
一、4选1数据选择器
3.由图6.5.1和真值表可写出输出逻辑函数式
1.逻辑图(了解)。
它由两个相同的4选1数据选择器组成。
下面以教材中图6.5.2中的一个数据选择器为例进行分析。
(1)第一级传输门1TG1~1TG4的开通与关闭由A0来控制。
当A0=0时,1TG1和1TG3开通,1TG2和1TG4关闭;
当A0=1时,1TG1和1TG3关闭,1TG2和1TG4开通。
(2)第二级传输门1TG5和1TG6的开通与关闭由A1来控制。
当A1=0时,1TG5开通,1TG6关闭;
当A1=1时,1TG5关闭,1TG6开通。
这样,在A1A0取值确定后,且取1
=0时,则输入数据1D0~1D3中便有一个相应的数据输出。
表双4选1数据选择器CC14539的真值表
实现原理:
数据选择器是一个逻辑函数的最小项输出器:
而任何一个n位变量的逻辑函数都可变换为最小项之和的标准式
,Ki的取值为0或1,所以,用数据选择器可很方便地实现逻辑函数。
方法:
⑴表达式对照法,将和相比较。
⑵卡诺图对照法。
1.当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时,可直接用数据选择器来实现逻辑函数。
[例1]试用数据选择器实现逻辑函数
Y=AB+AC+BC
该题可用代数法和卡诺图法求解。
(1)选用数据选择器。
由于逻辑函数Y中有A、B、C三个变量,所以,可选用8选1数据选择器,现选用CT74LS151。
(2)写出逻辑函数的标准与一或表达式。
逻辑函数Y的标准与一或表达式为
(3)比较Y和Y′两式中最小项的对应关系。
设Y=Y′,A=A2,B=A1,C=A0,Y′式中包含Y式中的最小项时,数据取1,没有包含Y式中的最小项时,数据取0,由此得
(4)画连线图。
根据上式可画出图6.5.4所示的连线图。
(1)写出逻辑函数Y的标准与一或表达式为
(2)画出Y和8选1数据选择器输出逻辑函数Y′的卡诺图。
Y和Y′的卡诺图如图6.5.5所示。
(3)比较逻辑函数Y′和Y的卡诺图。
设Y=Y′、A=A2、B=A1、C=A0,对比图6.5.5(a)和(b)两张卡诺图后得
图6.5.5[例6.5.1]的卡诺图
(a)Y的卡诺国;
(b)的卡诺图
根据上式可画出图6.5.4的连线图。
2.当逻辑函数的变量个数多于数据选择器的地址输入变量的个数时,应分离出多余的变量,将余下的变量分别有序地加到数据选择器的地址输入端上。
[例6.5.2]用双4选1数据选择器CC14539和非门构成一位全加器。
(1)设定变量,列真值表。
设二进制数在第i位相加
输入变量:
被加数Ai,加数Bi,来自低位的进位数Ci-1
输出逻辑函数:
本位和Si,向相邻高位的进位数为Ci
其真值表如表6.5.4所示。
(4)将全加器的输出逻辑函数式和数据选择器的输出逻辑函数式进行比较。
设Si=1Y、Ai=A1、Bi=A0时,则
(5)画连线图。
图6.5.6[例6.5.2]的连线图
由上题可知,当逻辑函数的变量数多于数据选择器的输入地址码A1、A0时,駾3~D0可视为是第三个(输入)变量,用以表示逻辑函数中被分离出来的变量。
数据分配是数据选择的逆过程。
根据地址信号的要求,将一路数据分配到指定输出通道上去的电路,称为数据分配器。
3线—8线MSI译码器的逻辑功能?
如将译码器的使能端作为数据输入端,二进制代码输入端作为地址信号输入端使用时,则译码器便成为一个数据分配器。
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 数字
![提示](https://static.bingdoc.com/images/bang_tan.gif)