数字电路逻辑设计第5章.ppt
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数字电路逻辑设计第5章.ppt
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第五章时序逻辑电路,5.1时序逻辑电路的特点及描述方法5.2时序逻辑电路的分析5.3寄存器和移位寄存器5.4计数器5.5序列信号发生器5.6时序逻辑电路的设计,5.1时序逻辑电路的特点及描述方法,5.1.1时序逻辑电路的特点5.1.2时序逻辑电路的描述方法,1.逻辑函数一般需用三组逻辑函数表示:
输出函数Z(tn)=fX(tn),Q(tn)激励函数(驱动函数)W(tn)=gX(tn),Q(tn)状态方程(特性方程)Q(tn+1)=hW(tn),Q(tn)2.状态转换表,3.状态转换图为了更直观地分析时序逻辑电路的功能,将输入信号和各触发器的现态、次态,与输出信号的关系用图的形式表示,即为状态转换图。
4.时序波形图由给定的输入信号和时钟信号,根据状态表或状态图,以及触发器的触发特性,得到输出信号、触发器状态随时间变化的波形图称为时序波形图。
5.1.3时序逻辑电路的分类根据触发器状态变化的特点,将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。
同步时序逻辑电路中所有触发器的时钟端由同一时钟脉冲直接驱动,各触发器同时进行翻转。
5.2时序逻辑电路的分析,5.2.1同步时序逻辑电路的分析分析逻辑电路图首先,明确时钟驱动情况,是同步还是异步时序逻辑电路。
分析每个触发器的触发方式,分清输入变量和输出变量、组合电路和记忆电路部分。
写出各触发器的激励函数如果CP是由该时序逻辑电路内部形成的,还应写出各触发器CP端的激励函数。
写出相应的状态方程及输出函数状态转换表(状态转换真值表)该电路输入变量T0=1为常量,因此电路的次态和输出只取决于电路的原态。
状态转换图同第四章分析触发器状态转换图一样,以圆圈表示电路的状态。
时序图在时钟脉冲作用下,电路状态、输出状态随时间变化的波形图称为时序图。
逻辑功能由上述分析可知,每经过16个时钟脉冲后,电路的状态循环变化一次,该电路有对时钟信号计数的功能。
5.2.2时序逻辑电路的一般分析步骤由上例分析归纳出时序逻辑电路的一般分析步骤如下:
观察逻辑电路图;求激励函数、状态方程、输出函数;作状态表、状态图、时序波形图;描述逻辑功能。
5.2.3异步时序逻辑电路的分析
(1)有效状态和偏离状态图中00001001这10个状态是有用的计数状态,称为有效状态。
(2)自启动特性当计数器进入偏离状态1010时,经过两个时钟脉冲后,进入有效循环中的0100。
5.3寄存器和移位寄存器,5.3.1寄存器寄存器用于寄存一组二值代码,一个触发器能存储一位二值代码,所以用n个触发器组成的寄存器能储存一组n位二值代码。
图5-3-1所示是由边沿D触发器组成的4位寄存器74LS175的逻辑电路图,其输出状态仅取决于CP上升沿到达时刻的输入状态。
图5-3-174LS175的逻辑图,5.3.2锁存器由同步D触发器组成的寄存器,称为锁存器。
图5-3-2所示是双二位锁存器74LS75的逻辑电路图。
图5-3-274LS75的逻辑图,5.3.3移位寄存器移位寄存器不但具有寄存器的功能可以暂存数码,还可以在移位脉冲的作用下数码依次左移或右移。
无论左移还是右移都是相对于电路结构而言的。
1.单向移存器图5-3-3所示为由4个边沿D触发器组成的移位寄存器。
图5-3-3D触发器组成的移位寄存器,2.双向移存器移存器不仅能进行单方向移动,通过控制信号,既能左移又能右移,构成双向移存器。
5.4计数器,5.4.1计数器的分类计数器在数字系统中应用十分广泛,不仅能统计输入脉冲的个数,还可以用作分频、定时、产生节拍脉冲等等。
计数器种类很多,如果按时钟信号的触发方式分类,可分为同步计数器和异步计数器两大类;,如果按计数器中计数值的变化趋势来分类,可分为加法计数器和减法计数器。
随着计数脉冲的输入,计数值既可以增加又可以减少的计数器称为可逆计数器;如果按计数器中数字的编码方式分类,可分成二进制计数器、二十进制计数器(如8421BCD码十进制计数器)、循环码计数器等;如果按能计数的最大值来区分,又有七进制计数器、六十进制计数器等等。
5.4.2同步计数器目前常用的同步计数器芯片主要为二进制和十进制计数器。
1.4位同步二进制加法计数器2.同步十进制加法计数器3.同步可逆计数器,5.4.3异步计数器1.异步二进制计数器异步计数器在做加1计数时采取从低位到高位逐位进位的方式工作,如果使用下降沿触发的T触发器组成计数器,只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。
2.异步十进制计数器,5.4.4移位寄存器型计数器1.环形计数器2.扭环形计数器(约翰逊计数器),5.5序列信号发生器,5.5.1序列信号的基本概念序列信号是按照一定的顺序排列的周期性的串行二进制码,常用作数字系统的同步信号或地址码,也可以作为可编程逻辑电路的控制信号。
5.5.2序列信号发生器1.最大循环长度序列码发生器(M=2n)2.任意循环长度序列码发生器(M2n),3.最长线性序列发生器(M=2n1)若移存器的反馈函数为异或函数,其输出称为线性脉冲序列,称这种异或反馈式移存器为线性序列发生器,如图5-5-3所示。
图5-5-3线性序列发生器示意图,5.6时序逻辑电路的设计,5.6.1按固定规律直接设计时序逻辑电路1.二进制计数器的设计
(1)n位同步二进制计数器设计
(2)n位异步二进制计数器设计2.移存器的设计,5.6.2时序逻辑电路的一般设计方法时序逻辑电路的设计方法,一般可按如下步骤进行。
功能描述。
对给出的逻辑设计问题,进行逻辑抽象,确定输入变量、输出变量和状态数。
设定电路状态。
对输入、输出和电路状态进行定义,并对电路状态顺序编号,按照设计要求画出状态转换图或状态转换表。
状态化简。
消除多余状态,使电路的状态数目减少,得到最简的状态转换图或状态转换表。
状态编码。
时序逻辑电路的状态是用触发器状态的不同组合来表示的,所以首先确定触发器数目,其次给电路的每一状态规定与之相对应的触发器状态组合。
选定触发器类型,求激励函数和输出函数。
不同类型触发器的特性方程不同,激励函数和输出函数也不同。
画出逻辑电路图。
检验逻辑功能和自启动特性。
根据设计出的逻辑电路图再反过来分析它的逻辑功能和自启动特性,看是否满足原设计要求,若不满足,则要重新修改设计。
5.6.3任意进制计数器的设计1.MN的情况设计思想:
在M进制计数器的顺序计数过程中,若设法跳过NM个状态,就可以得到M进制计数器。
完成跳跃的方法常用的有三种,下面以74LS161为例进行介绍。
(1)反馈预置(置零)型当计数器从0递加到最大值M1时,使L=0,CP触发后,送入预置数据D3D2D1D0=0000,强迫计数器从M1状态直接返回到0,使它又从0开始计数,从而跳过M及M以上状态。
(2)反馈预置(置非零)型其设计思想和方法与上述基本相同,但预置数据不是0,而是计数状态的最小值,这样就可以去掉二进制码中的高、低值代码,只保留中间的代码。
(3)进位预置型设计思想:
当计数器计到N时,CO=1,经反相,使L=0,CP触发后,送入预置数据D3D2D1D0=(NM)2,强迫计数器从(NM)2开始计数。
从而跳过小于16M的状态。
2.MN的情况需用多片N进制计数器组合起来,可以构成M进制计数器。
5.6.4序列信号发生器的设计1.计数型序列信号发生器设计思想:
为了产生序列信号,只需在数据选择器的数据输入端按所需的信号序列依次接入,然后用M(序列信号长度)进制计数器的输出,作为数据选择器的选择信号,就可得到所需的序列信号。
2.移存型序列信号发生器设计思想:
根据移位寄存器的特点,中间各级只能移位,所以关键是求出第一级驱动函数来实现设计要求。
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