计算机组成实验Word文档下载推荐.docx
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输入输出都接内部总线。
当CK电平上跳时,从总线上接数;
当OE为0时,将数据输出至内部总线。
1.1.3实验逻辑图
图1.1-总线传输实验逻辑框图
1.1.4程序
MODULEbuses
"
AddressBuses
IAB10PIN45;
IAB9PIN44;
IAB8PIN43;
IAB7PIN42;
IAB6PIN41;
IAB5PIN40;
IAB4PIN39;
IAB3PIN38;
IAB2PIN37;
IAB1PIN36;
IAB0PIN35;
MemoryControls
RCPIN34;
WCPIN32;
DataBuses&
Controls
B2PIN31;
IDB0PIN30;
IDB1PIN29;
IDB2PIN28;
IDB3PIN27;
IDB4PIN26;
IDB5PIN25;
IDB6PIN24;
IDB7PIN23;
Switches
K15PIN4;
K14PIN126;
K13PIN124;
K12PIN123;
K11PIN122;
K10PIN119;
K9PIN117;
K8PIN108;
K7PIN105;
K6PIN103;
K5PIN99;
K4PIN2;
K3PIN6;
K2PIN125;
K1PIN121;
K0PIN120;
K23PIN118;
K22PIN109;
K21PIN107;
K20PIN106;
K19PIN104;
K18PIN58;
K17PIN57;
K16PIN100;
LEDs
L15PIN98;
L14PIN95;
L13PIN93;
L12PIN91;
L11PIN89;
L10PIN87;
L9PIN85;
L8PIN76;
L7PIN74;
L6PIN72;
L5PIN70;
L4PIN68;
L3PIN96;
L2PIN94;
L1PIN92;
L0PIN90;
L23PIN88;
L22PIN86;
L21PIN77;
L20PIN75;
L19PIN73;
L18PIN71;
L17PIN69;
L16PIN67;
74244NodeDefinitions
U244A0NODE;
U244A1NODE;
U244A2NODE;
U244A3NODE;
U244A4NODE;
U244A5NODE;
U244A6NODE;
U244A7NODE;
U244OENODE;
74377NodeDefinitions
U377Q0NODEISTYPE'
REG'
;
U377Q1NODEISTYPE'
U377Q2NODEISTYPE'
U377Q3NODEISTYPE'
U377Q4NODEISTYPE'
U377Q5NODEISTYPE'
U377Q6NODEISTYPE'
U377Q7NODEISTYPE'
U377CKNODE;
U377ENNODE;
74374NodeDefinitions
U374Q0NODEISTYPE'
U374Q1NODEISTYPE'
U374Q2NODEISTYPE'
U374Q3NODEISTYPE'
U374Q4NODEISTYPE'
U374Q5NODEISTYPE'
U374Q6NODEISTYPE'
U374Q7NODEISTYPE'
U374CKNODE;
U374OENODE;
74373NodeDefinitions
U373Q0NODEISTYPE'
U373Q1NODEISTYPE'
U373Q2NODEISTYPE'
U373Q3NODEISTYPE'
U373Q4NODEISTYPE'
U373Q5NODEISTYPE'
U373Q6NODEISTYPE'
U373Q7NODEISTYPE'
U373GTNODE;
U373OENODE;
EQUATIONS
RC=K9;
WC=K10;
AddressBusesEquations
[IAB0..IAB10]=0;
DataBusesEquations
B2=K9;
[IDB0..IDB7]=(U244OE==0)&
[U244A0..U244A7]
#(U373OE==0)&
[U373Q0..U373Q7]
#(U374OE==0)&
[U374Q0..U374Q7];
[IDB0..IDB7].OE=!
(U244OE&
U373OE&
U374OE);
LEDsEquations
[L0..L7]=[IDB0..IDB7];
[L8..L15]=[U377Q0..U377Q7];
74244Equations
U244OE=K12;
[U244A0..U244A7]=[K0..K7];
74377Equations
U377CK=K11;
U377EN=0;
[U377Q0..U377Q7]:
=[IDB0..IDB7];
[U377Q0..U377Q7].CLK=U377CK#U377EN;
74374Equations
U374CK=K15;
U374OE=K8;
[U374Q0..U374Q7]:
[U374Q0..U374Q7].CLK=U374CK;
74373Equations
U373GT=K13;
U373OE=K14;
[U373Q0..U373Q7]=(U373GT==1)&
[IDB0..IDB7]
#(U373GT==0)&
[U373Q0..U373Q7];
END
1.2运算器部件实验
1.2.1实验要求
设计一个简单的运算器的模块,它包括寄存器、运算器ALU、数据输入(开关)和数据输出(LED)通道。
1.2.2实验原理
IDB为数据总线,IDB7~IDB0与L7~L0对应相连,由二极管来显示总线信息。
74377为8位D触发器,CK为上跳有效时钟,EN为允许输入(恒接为0)。
74377的输出至ALU的A端。
74373为8位透明锁存器。
GT为接数门控端的,当GT=1时,接数;
OE为输出允许端(恒接为0)从而74373恒定输出至ALU的B端。
74244为8位三态门,OE=0时,把K7~K0的数据输入到IDB上。
Buffer也由74244三态门实现。
当OE=0时,运算器ALU的F端输出到IDB上。
本实验的重点为运算器ALU,ALU为8位逻辑运算部件,它的输出为F0~F8,(低8位为运算结果,最高位F8为进位端)。
通过开关K13、K14、K15选择,可以实现可以如下8种功能:
K15~K13
功能
000
F=A+B,允许有进位输入输出
001
F=A+1,允许有进位输入输出
010
F=A&
B
011
F=A#B
100
F=A
101
F=B
110
F=0xFF
111
F=0x00
表1.1-运算器开关选择与功能对应表
1.2.3实验逻辑图
图1.2-运算器部件实验逻辑框图
1.2.4程序
MODULEalu
ALUNodedefinitions
F0NODE;
F1NODE;
F2NODE;
F3NODE;
F4NODE;
F5NODE;
F6NODE;
F7NODE;
F8NODE;
CNNODE;
74244Nodedefinitions
74377Nodedefinitions
74373Nodedefinitions
U373Q0NODE;
U373Q1NODE;
U373Q2NODE;
U373Q3NODE;
U373Q4NODE;
U373Q5NODE;
U373Q6NODE;
U373Q7NODE;
UsingK10tocontroldataoutputfromALU
UsingU244OE(K11)tocontroldatapassthroughfrom74244
CarryshowsonL8
L10=K10;
L11=K11;
L13=K13;
L14=K14;
L15=K15;
L9=K9;
L8=F8;
#(K10==0)&
[F0..F7];
K10);
U244OE=K11;
U373GT=K8;
U373OE=0;
U377CK=K12;
ALUEquations
K15-13representationsbelow
0-Addition
1-Increment
2-BitANDoperation
3-BitORoperation
4-OperandA
5-OperandB
6-0x00
7-0xFF
[CN,F3..F0]=([K15..K13]==0)
&
([0,U377Q3..U377Q0]+[0,U373Q3..U373Q0]+[0,0,0,0,K9])
#([K15..K13]==1)
([0,U377Q3..U377Q0]+[0,0,0,0,1]+[0,0,0,0,K9])
[F8..F4]=([K15..K13]==0)
([0,U377Q7..U377Q4]+[0,U373Q7..U373Q4]+[0,0,0,0,CN])
([0,U377Q7..U377Q4]+[0,0,0,0,CN])
[F8..F0]=([K15..K13]==2)&
([0,U377Q7..U377Q0]&
[0,U373Q7..U373Q0])
#([K15..K13]==3)&
([0,U377Q7..U377Q0]#[0,U373Q7..U373Q0])
#([K15..K13]==4)&
[0,U377Q7..U377Q0]
#([K15..K13]==5)&
[0,U373Q7..U373Q0]
#([K15..K13]==6)&
[0,1,1,1,1,1,1,1,1]
#([K15..K13]==7)&
[0,0,0,0,0,0,0,0,0];
第二章
整机实验
2.1设计要求
设计研制一台性能如下的实验计算机:
1)具有键盘的外部设备;
2)运算器采用多累加器结构(开关KA、KB、KC、KR分别置左、右、右、左);
3)指令系统:
多于16条指令、外设和内存统一编址、统一操作指令;
4)内存寻址方式:
寄存器直接寻址、寄存器间接寻址、直接寻址、立即数寻址。
外设和内存统一编址,操作指令对外设的访问采用程序查询方式;
5)微程序设计、微操作信号发生器;
6)能实现对键盘输入的3个二位十进制数进行加法运算,结果存放在两个内存单元中,当程序执行HALT指令后,能从控制台检查存放的结果。
2.2实验原理
2.2.1实验逻辑图
图2.1-整机实验逻辑框图
2.2.2运算器模块
本模块主要由累加器A(74198)、运算器ALU(74181)、累加器暂存器ACT(74377)、暂存器TMP(74373)、缓冲器BUFFER(74245),以及进位生成线路、累加器判零线路等构成。
本模块符号说明见表2.1:
符号
说明
KAH、KAL
A的输入选择开关
置左,输入来自IDB
置右,输入来自ALU
KBH、KBL
BUFFER的输入选择开关
置左,输入来自A
KCH、KCL
ACT的输入选择开关
置右,输入来自A
CG
ACT的接数控制电平
低电平有效
CC
ACT的接数控制脉冲
正跳变有效
CT
TMP的接数控制
高电平有效
OT
TMP的输出控制
OB
BUFFER的输出控制
CA
A的工作脉冲
X0、X1
A的工作方式选择
11,并行接数
01,左移
10,右移
00,保持
SL、SR
A的右移入和左移入
A7、A0
A的最高位和最低位
SA、SB
进位输入选择
P2、P1、P0
进位输入源
CP
进位触发器的接数脉冲
CY
进位触发器输出
ZC
为零触发器的接数脉冲
电平正跳有效
ZD
为零触发器的数据输入
ZD=1表示A为0
Z
为零触发器的输出
表2.1-运算器模块符号说明
ALU由两片74181构成,可以对两个8位二进制数进行多种算术和逻辑运算。
功能控制由S3,S2,S1,S0,Cn,M。
参加运算的数来自ACT和TMP,运算结果送到A或者经过BUFFER送到A。
为了便于构造不同的运算器结构,该模块在累加器的输入端、累加器暂存器ACT的输入端,以及输出缓冲器BUFFER的输入端,都设有数据通路选择开关。
BUFFER由OB信号控制,OB为0时,开通;
OB为1时,输出高阻。
TMP由CT和OT信号控制,若只需控制TMP的输出,则CT接5V;
此时选择TMP直通,则OT接地;
若OT接5V,则输出高阻。
ACT由CG和CC信号控制,当CG为低,CC电平正跳时,ACT接数,输出直接加在ALU输入端参加运算。
累加器A具有并行接数、左移、右移、保持功能,使用方法见表2.2。
X0
X1
×
保持原信息
1
↑
右移一位
左移一位
并行接数
表2.2-累加器A使用方法
模块中,将8位内部数据总线信号通过或非门和与门,产生ZD信号,ZD为1表示A为0。
ZD通过D触发器,输出为Z。
进位发生线路中74153是双四选一数据选择器,第一组四选一是对ALU进位输出进行倒相,第二组四选一是根据SA、SB值决定其输出2Y的值(见表2.3)。
2Y通过D触发器输出为CY。
控制
输出
SA
SB
2Y
P0
P1
P2
Cn+4
表2.3-SA、SB的输出控制关系
本模块设置了三组数据通路选择开关(KAH、KAL,KBH、KBL和KCH、KCL),用来构造不同的运算器结构。
详细用途参考2.2.3寄存器堆模块中的介绍。
累加器还具有移位功能,本实验中采用带进位的移位指令,表2.4列出了各种移位操作和所需控制,实验中仅采用2个带进位的循环移位操作。
进位选择
移位操作
控制方法
不带进位
A7←A6←…←A0←0
使X1X0为10,SL接0,CA接Φ
0→A7→A6→…→A0
使X1X0为01,SR接0,CA接Φ
A7←A6←…←A0←A7
使X1X0为10,SL接A7,CA接Φ
A0→A7→A6→…→A0
使X1X0为01,SR接A0,CA接Φ
带进位
A7←A6←…←A0←CY
使X1X0为10,SL接CY,CA接Φ
CY→A7→A6→…→A0
使X1X0为01,SR接CY
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