实验一 Quartus II使用Word文件下载.docx

实验一 Quartus II使用Word文件下载.docx

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这里输入的顶层实体名字必须与之后设计文件（比如.v文件）的顶层模块名相同，默认实体名与工程文件名相同，本次实验采用这种命名方法，当然用户也可以根据需要输入不同的实体名。

工作路径：

E:

\yourname\decode_38//yourname用个人姓名全拼替换

工程文件名：

decode_38

顶层实体名：

输入结束后如图3所示。

输入结束后点击Next。

图2NewProjectWizard界面

图3输入设计工程信息

3.添加设计文件，界面如图4所示。

如果用户之前已经有设计文件（比如.v文件），那么再次添加相应文件；

如果没有完成的设计文件，点击Next，之后添加并且编辑设计文件。

图4添加设计文件

4.选择设计所用器件。

由于本次实验使用SmartEDA实验箱，用户必须选择与SmartEDA实验箱相对应的FPGA器件型号。

观察实验箱上蓝色核心板上最大的芯片，可知选用的芯片为Cyclone系列的型号为EP1C6Q240C8的器件。

图5选择相应器件

如图5所示，在Family菜单中选择Cyclone。

在Targetdevice选项框中选择Specificdeviceselectedin‘Availabledevices’list。

在Availabledevice列表中选择EP1C6Q240C8这个型号的器件。

完成后点击Next。

5.设置EDA工具。

设计中可能会用到的EDA工具有综合工具、仿真工具以及时序分析工具。

在本次实验中不使用这些工具，因此点击Next直接跳过设置。

图6设置EDA工具

6.查看新建工程总结。

在基本设计完成后，QuartusII会自动生成一个总结让用户核对之前的设计（如图7所示），确认后点击Finish完成新建。

图7新建工程总结

在完成新建项目后，QuartusII界面中ProjectNavigator的Hierarchy标签栏中会出现用户正在设计的工程名以及所选用的器件型号，如图8所示。

图8观察正在设计的工程

7.添加所需设计文件。

本次实验通过VerilogHDL来描述所设计的硬件，因此要添加verilog设计文件到工程文件中去。

打开File菜单中New选项新建一个设计文件，选择VerilogHDLFile，如图9所示。

图9选择设计文件类型

8.输入硬件描述。

在QuartusII环境提供的文本编辑器中输入用户所设计的硬件描述。

本次实验设计的是一个38译码器，输入代码如图10所示。

图10输入设计代码

9.保存设计。

打开File菜单中Save选项或者点击图标

保存设计，给设计文件命名decode_38，与实体名相同，点击保存。

10.编译文件。

打开Processing菜单中的start选项，点击StartCompilation。

11.接下来进行综合前仿真，综合前仿真又叫做功能仿真，是为了检查设计是否在理论上达到预期功能，该仿真不考虑器件实际物理特性。

a）首先产生综合前仿真用网表。

打开Processing菜单中的GenerateFunctionalSimulationNetlist。

b）创建仿真输入波形文件。

仿真时需要对顶层模块的输入管脚提供激励信号，在Quartus软件中可以通过波形文件方便的输入。

在新建文件对话框中选择OtherFiles选项卡，选择其中的VectorWaveformFile，如图12所示。

图11创建波形文件

c）创建后的空的波形文件如图12所示。

图12空波形文件

d）添加信号节点。

在文件左半部分点右键，按图13选择。

图13添加节点右键菜单

单击InsertNodeorBus后，出现如图14的对话框。

图14添加节点对话框

选择其中的NodeFinder可以从节点列表中选择我们需要的，而避免一个一个输入节点的麻烦。

图15NodeFinder对话框

Filter选择Pin:

all，点击List按钮。

出现如图16的节点列表。

图16节点列表

上图中，data_in是data_in[2]，data_in[1]和data_in[0]三个信号的总线形式，data_out是其后八个信号的总线形式。

因此，可选择该两根总路线，点

按钮，将相关节点加入右侧SelectNodes栏中。

完成后如图17所示。

点击OK按钮确认。

图17添加节点到右侧

点击OK后返回添加节点对话框。

如图18所示。

图18添加节点后的对话框

e）修改输入激励。

为了对设计进行完整的仿真，需要提供data_in信号的从3’b000到3’b111的所有8个状态。

首先，选择data_in总线信号，右键点击弹出右键菜单如图19所示，选择“value/countvalue”。

图19激励信号右键菜单显示

其次，对信号进行如图20所示的设置，基Radix选择二进制。

计数步长incrementby填写1。

图20countvalue计数规则设置

在利用countvalue进行激励设置的时候，还可以对仿真的起始时间，结束时间，以及计数的时间间隔等进行设置，如图21所示。

在图21中，仿真时间持续1

s，计数一次的时间为10ns。

图21countvalue仿真时间设置

完成后，形成如图22所示的波形。

图22完成的data_in信号波形

f）保存波形文件。

仿照保存verilog源代码进行。

g）设置仿真属性。

依次单击菜单中的Assignment->

Settings，出现图23所示对话框。

图23设置对话框

在左侧选择Simulator，出现如图23的情况。

由于要进行功能仿真，选择Simulationmode为Functional。

完成后点OK。

h）开始仿真。

依次单击菜单Processing->

StartSimulation或单击快捷按钮

，开始仿真。

可以看到这个仿真并没有考虑传输延时，只是显示了设计功能。

12.配置引脚。

为了将逻辑分配到FPGA外围引脚上，必须根据所用的FPGA型号配置输出引脚。

本次实验是用的是SmartEDA实验箱，根据所提供的用户指导手册，将38译码器的输入与输出分别配置到实验箱的3个选择按键（KEY8，KEY7，KEY6）以及8个LED（LED8–LED1）上。

3个按键分别与FPGA的156，158，141引脚连接，8个LED灯分别与FPGA的49,48,47,176,55,54,53和50相连接。

具体操作步骤如下：

选择菜单Assignments中的Pins选项，如图24所示。

图24引脚配置界面

在图示下半部分引脚列表中，输入相应的引脚编号，如图25所示。

图25输入引脚编号

13.综合与布局布线。

完成以上步骤后，选择菜单Processing中的StartCompilation选项，或者点击快捷键

开始整个工程的综合、布局以及布线。

14.将设计下载在FPGA中。

在菜单Tools中选择Programmer或者点击快捷键

打开程序下载环境，如图26所示。

图26程序下载界面

点击HardwareSetup按钮设置下载时使用的硬件（本次实验中采用的是ByteBlasterII下载线，因此，需要选择相应的下载线）。

如图27所示。

若一开始没有可选的下载线，则点击AddHardware添加硬件，添加的类型为ByteBlaster类型。

图27HardwareSetup界面

点击Close确认设置。

15.下载程序。

在Programmer界面中，将decode_38.sof文件列表中Program/Configure属性钩上。

如图28所示。

图28选择Program/Configure属性

点击Start按钮开始下载程序。

完成后，下载进度条显示为100%，如图29。

图29下载进度显示

16.在SmartEDA实验箱上测试38译码器的逻辑功能并观察现象，通过三个按键（KEY8,KEY7,KEY6）来控制8根LED的显示情况。

可知，七根LED亮，一根LED灭。

17.请更改verilog代码，重复上述步骤，实现只有一根LED点亮的效果。

18.

创建一个新的项目，利用画原理图的形式，完成三八译码器的设计。

首先点击新建文件，选择其中的BlockDiagram/SchematicFile。

如图30所示。

图30选择新建原理图文件

19.在建立的原理图文件中，按图31所示选择工具栏按钮添加元器件。

图31基本按钮介绍

20.根据图32的提示选择相应的元件，如图32所示。

图32基本元件的选择

21.将所选择的元件排列在新建文件中，如图33所示。

图33元件分布

22.利用图31所示的连线按钮，完成元件间的连线。

并双击输入输出引脚，将输入引脚分别更名为in[2],in[1]和in[0]，输出引脚分别更名为out[0],out[1],out[2],out[3],out[4],out[5],out[6]和out[7]，如图34所示。

图34原理图

23.保存该文件，文件名为decode_38.bdf

24.选择命令Assignments/Settings，参照图35所示，完成操作

图35更换项目文件

25.参考前述流程，完成引脚配置和项目编译，并完成最终下载。

四、思考题

1.解读verilog代码中关于case的那一小段代码，谈谈你对case语句的认识。

2.设计中出现了以下两种Warning信息，请分析是由于什么原因造成的。

如何改进？

1）Warning:

Noexactpinlocationassignment（s）for11pinsof11totalpins

2）Warning:

TheReserveAllUnusedPinssettinghasnotbeenspecified,andwilldefaultto'

Asoutputdrivingground'

.

3.谈谈你对利用verilog代码和作原理图两种手段进行电路设计的感受，并比较两种方法优劣。