实验5 顶层文件Word下载.docx
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实验内容
(一):
十进制BCD码译码器设计
(1)Verilog语言描述设计
(2)综合
综合报告如图5-1-1
流动状态
软件版本
修复名称
顶层文件
器件系列
所有逻辑资源
所有寄存器
所有引脚
所有虚拟引脚
所有存储器
器件型号
时间模型
图5-1-1综合报告
(3)RTL视图
RTL视图如图5-1-2
图5-1-2RTL视图
(4)功能仿真
功能仿真波形图:
如图5-1-3
图5-1-3功能仿真图
结论:
共阴极LED数码管显示表:
表5-1-1
表5-1-1共阴极LED数码管
显示
对应输入
“0”
3F
“5”
6D
“1”
06
“6”
7D
“2”
5B
“7”
07
“3”
4F
“8”
7F
“4”
66
“9”
6F
如图5-1-3仿真结果和表5-1-1理论结果对比,法相相一致,所以功能仿真结果成功的
(5)时序仿真
时序仿真波形图:
如图5-1-4
图5-1-4时序仿真图
时序仿真和功能仿真的输出波形基本一致。
不同的是输出出现了延时,在输出之间出现了细小的毛刺。
实验内容
(二):
十六进制BCD码译码器设计
图5-2-1
图5-2-2RTL视图
图5-2-3功能仿真图
表5-2-1
表5-2-1共阴极LED数码管
“A”
77
“b”
7C
“C”
39
“d”
5E
“E”
79
“F”
71
如图5-2-3仿真结果和表5-2-1理论结果对比,法相相一致,所以功能仿真结果成功的。
如图5-2-4
图5-2-4时序仿真图
:
二、含异步清0和同步时钟使能的4位加法计数器
学习计数器的设计、仿真和硬件测试,进一步熟悉用VerilogHDL设计时序电路技术。
实验原理:
本例是用verilogHDL描述设计一个含异步清0和同步时钟使能的4位加法计数器。
reset是异步清0信号,高电平有效,当reset为‘1’时将“0000”加载于输出端;
clk是时钟信号;
en为同步计数使能端,当en为‘0’时,允许计数器计数(加一)。
实验内容:
综合报告如图5-2-1
图5-3-1综合报告
(3)RTL视图
RTL视图如图5-3-2
图5-3-2RTL视图
如图5-3-3
图5-3-3功能仿真图
如图5-3-3,端口从上到下一次为:
reset复位端(异步),en计数使能端(同步),clk输入时钟,cout进位输出,q寄存器,out计数输出。
如图可以看出,reset端口高电平有效,高电平时复位。
en计数使能端为低电平有效,高电平时停止计数。
当qout计数满15时,进位输出端qout输出一个进位信号。
时序仿真波形图:
如图5-3-4
图5-3-4时序仿真图
三、顶层电路设计
学习VerilogHDL的多层次设计方法。
把前两个实验结果当做两个底层设计,设计一个顶层结构电路,把顶层电路的连接关系用文本描述出来(使用模块调用的方法,可以用名称关联或位置关联),可以把计数器的计算结果用数码管显示出来。
在QuartusII上对上面的顶层电路进行编辑、编译、综合、适配、仿真。
给出其所有信号的时序仿真波形。
(1)封装
把上述的decode_16和counter两个综合仿真,并确定无误的两个设计进行封装。
如图5-4-1和图5-4-2。
图5-4-1decode_16封装图图5-4-2counter封装图
(2)原理图设计
顶层结构电路原理图:
如图5-4-3
图5-4-3顶层结构电路原理图
(3)综合
综合报告如图5-4-4
图5-4-4综合报告
如图5-4-5
图5-4-4功能仿真图
如图5-4-4所示,从上到下端口依次为:
clock0时钟输入,rst0复位端,ena0计数使能端,led输出端,cout0进位输出端。
rst0为复位端,高电平有效,高电平时复位。
ena0计数使能端为低电平有效,高电平时停止计数。
当计数满15时,led输出“71”,数码管显示“F”,并且进位输出端cout0输出一个进位信号。
图5-4-5时序仿真图
进位输出端也出现了细小的毛刺。
实验内容
(二):
使用文本描述的方法设计顶层电路,并说明设计中各语句的作用,给出其所有信号的时序仿真波形.
综合报告如图5-5-1
图5-5-1综合报告
RTL视图如图5-5-2
图5-5-2RTL视图
如图5-5-3
图5-5-3功能仿真图
如图5-5-3所示,从上到下端口依次为:
综上可知,用顶层电路结构设计所得的结果与文本描述的方法设计顶层电路所得的功能仿真波形图完全相同。
如图5-5-4
图5-5-4时序仿真图
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