基于FPGA的QPSK调制解调电路设计与实现Word下载.docx
- 文档编号:7724784
- 上传时间:2023-05-09
- 格式:DOCX
- 页数:8
- 大小:335.75KB
基于FPGA的QPSK调制解调电路设计与实现Word下载.docx
《基于FPGA的QPSK调制解调电路设计与实现Word下载.docx》由会员分享,可在线阅读,更多相关《基于FPGA的QPSK调制解调电路设计与实现Word下载.docx(8页珍藏版)》请在冰点文库上搜索。
图3QPSK调制电路框图
系统顶层框图如下
图中输入信号clk为调制模块时钟,start为调制模块的使能信号,x为基带信号,y是qpsk调制信号的输出端,carrier【3..0】为4种不同相位的载波,其相位非别为0、90、180、270度,锁相环模块用来进行相位调节,用来模拟通信系统中发送时钟与接收时钟的不同步start1为解调模块的使能信号。
y2为解调信号的输出端。
2.2调制电路VHDL程序
程序说明
信号yy
载波相位
载波波形
载波符号
“00”
0°
f3
“01”
90°
f2
“10”
180°
f1
“11”
270°
f0
在quartusii下的仿真结果总体结果如下图所示
局部放大图如下
3QPSK解调电路的FPGA实现及仿真
3.1QPSK解调电路方框图
当调制为低电平时,译码器1根据记数器输出值,送入加法器相应的数据。
加法器把运算结果送到寄存器,译码器2根据寄存器数据通过译码,输出两位并行信号,该信号再通过并/串转换即可得到解调后的基带信号,调制框图如图4所示。
图4QPSK解调电路框图
3.2解调电路VHDL程序
libraryieee;
useieee.std_logic_arith.all;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityPL_MPSK2is
port(clk:
instd_logic;
--系统时钟
start:
--同步信号
x:
--调制信号
y:
outstd_logic);
--基带信号
endPL_MPSK2;
architecturebehavofPL_MPSK2is
signalq:
integerrange0to7;
--计数器
signalxx:
std_logic_vector(2downto0);
--加法器
signalyyy:
std_logic_vector(1downto0);
--2位并行基代信号寄存器
signalyy:
--寄存xx数据
begin
process(clk)
ifclk'
eventandclk='
1'
then
ifstart='
0'
thenq<
=0;
elsifq=0then
q<
=1;
yy<
=xx;
y<
=yyy(0);
--把加法计数器的数据送入yy寄存器
ifx='
then
xx<
="
001"
;
--调制信号x为低电平时,送入加法器的数据“001”
else
000"
endif;
elsifq=2thenq<
=3;
=xx+"
elsifq=4thenq<
=5;
=yyy
(1);
010"
--调制信号x为低电平时,送入加法器的数据“010”
elsifq=6thenq<
=7;
011"
--调制信号x为低电平时,送入加法器的数据“011”
elseq<
=q+1;
endif;
endprocess;
process(yy)--此进程根据yy寄存器里的数据进行译码
ifclk='
andclk'
eventthen
ifyy="
101"
thenyyy<
00"
--yy寄存器“101”对应基带码“00”
elsifyy="
01"
--yy寄存器“011”对应基带码“01”
10"
--yy寄存器“010”对应基带码“10”
100"
11"
--yy寄存器“100”对应基带码“11”
elseyyy<
endbehav;
使用FPGA实现QPSK调制解调电路,多进制数字调制技术与FPGA的结合使得通信系统的性能得到了迅速的提高。
系统联调的全局仿真图如下
局部放大图如下所示
从仿真图中可以看到基带信号x与解调出的信号y2一致,说明解调成功。
感谢下载!
欢迎您的下载,资料仅供参考
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 基于 FPGA QPSK 调制 解调 电路设计 实现
![提示](https://static.bingdoc.com/images/bang_tan.gif)