ESD Technology 经典资料第九部分.docx
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ESDTechnology经典资料第九部分
ESDTechnology经典资料(9)
第九部分
第八章静电放电防护设计之案例探讨
ESD防护设计随着集成电路的各式各样应用而会有不同的设计出现。
但在深次微米CMOS制程技术下,越来越严重的ESD问题是组件充电模式(CDM)之静电放电现象。
由于输入的闸极氧化层(gateoxide)在0.25μm制程下,仅约50A厚度而已,如此薄的闸极氧化层对CDM的静电放电非常敏感,因此在本章节中,将针对CDM之ESD防护设计加以说明。
另外,在本章节中也将针对已应用在0.35μm以及0.25μm细胞组件库(celllibrary)内之ESD防护设计,作案例上的说明。
该ESD放电设计乃是利用所谓『动态浮接闸级技术』来促使I/Ocell内的组件能够均匀导通来排放ESD电流,因而可以承受HBMESD电压高达8KV以上。
此技术已成为该公司细胞组件库主打的一项重要特点,并被广泛用在国内外的集成电路中。
静电放电防护设计之案例探讨
i.组件充电模式之防护设计
ii.动态浮接闸级之ESD防护技术
8.1 组件充电模式之防护设计(CDMESDProtection)
在前面章节中所提之静电放电防护电路,大都是用来防护人体放电模式(HBM)与机器放电模式(MM)的静电放电。
基本上,静电放电的来源是自IC的外界经由IC的脚位(pin)而进入IC内。
为防范此类静电放电对IC的损伤,因此静电放电防护电路在IC的布局中都绘制于输入或输出焊垫(bondingpad)旁,以就近旁通排放静电放电电流,其典型的设计显示于图8.1-1中。
图8.1-1
在图8.1-1中,一输入级静电放电防护电路包含有两级防护电路,分别为首级防护电路(PrimaryESDProtection)与第二级防护电路(secondaryESDProtection)。
当人体放电模式或机器放电模式之静电放电发生在该输入脚位时,来自IC外界的高电位静电电压会经由输入连接线而传导到输入级电路的闸级,因此第二级防护电路的主要功能在于箝制静电电压,以防止输入级电路的闸级被过高的静电放电电压所损伤,该第二级防护电路一般都是利用短通道(short-channel)的NMOS组件来实现,如图8.1-1中的Mn1所示。
但短信道的NMOS组件因为LDD结构与silicideddiffusion的使用,一般都承受不了多大的静电放电电流,因此需再加入一电阻R以及首级防护电路,该电阻R是用来保护二级防护电路的短信道NMOS组件,以避免过大的电流流经该短通道NMOS组件。
而静电放电电流主要依赖首级防护电路来排放,该首级防护电路因此需要有高承受能力的防护组件,但此类组件一般都具有较高的导通电压或较慢的导通速度,因此需要第二级防护电路的辅助才能够有效地保护输入级电路的闸级。
经由适当的设计,人体放电模式或机器放电模式之静电放电对集成电路输入级的破坏,能够被有效地防范。
但是,静电放电除了有人体放电模式与机器放电模式之外,另有组件充电模式之静电放电现象。
如第二章之2.3节所述,组件充电模式之静电电荷是先储存在浮接的(floating)集成电路基体(substrate)之中,然后再经由突然接地的脚位而放电出来,亦即静电放电电流的产生不是来自IC外界的静电,却反而是来自IC内部的基体。
有关正极性或负极性静电电荷累积在浮接的集成电路基体之示意图分别显示于图8.1-2与图8.1-3中。
图8.1-2
图8.1-3
由于集成电路是处于浮接状态,累积其中的静电电荷因同性相斥之物理现象而均匀分布在集成电路之中。
然而积体电路的组件都只制作于芯片表面约几微米的厚度而已,例如在一0.6微米的CMOS制程技术中,其N-well的深度仅约2微米,N+或P+扩散层(diffusion)的深度仅约0.2微米,但一芯片的厚度约有500~600微米,因此大部份的静电电荷是储存在集成电路的基体(substrate)之中。
当一具有组件充电模式静电电荷之集成电路的某一脚位突然接触到地时,累积在该集成电路内的所有静电电荷便集中向这一接地的某一脚位而产生放电电流,此种静电放电电流是由集成电路的内部经由接地的脚位而流出集成电路之外,此种放电现象在电路上的等效示意图显示于图8.1-4中。
图8.1-4
此种组件充电模式之静电放电经常造成输入级电路的闸级被打穿,典型的组件充电模式静电放电所造成之闸级损伤如图8.1-5所示。
由于静电电荷瞬间自基体流出,如图8.1-2与图8.1-3所示,输入级电路的闸级在那瞬间即因过高的电压跨在闸级氧化层(gateoxide)上而被打穿,虽然该输入级电路所连接的输入焊垫旁已有绘制输入级静电放电防护电路,但组件充电模式静电放电所造成之损伤仍然发生在输入级电路的闸级上,这主要是因为输入焊垫旁的输入级静电放电防护电路来不及导通以排放瞬间的组件充电模式静电放电电流,因为静电电荷是累积在该集成电路的基体内部,不是像人体放电模式或机器放电模式的静电放电是来自IC的外界经由IC的脚位而进入IC内。
因此即使该输入级静电放电防护电路能够承受很高的人体放电模式或机器放电模式的静电放电电压,其组件充电模式之静电放电耐受能力不一定高,例如图8.1-5所显示的输入级电路闸级损伤,该输入级之人体放电模式的静电放电耐受能力高达5000V以上,但其组件充电模式之静电放电耐受能力只有约500V而已。
图8.1-5
目前台湾已有几家厂商的IC产品在产品测试之后,出现如图8.1-5所显示的闸级损伤问题,主要是因为测试机台的吸放操作或IC产品移动磨擦使得集成电路带有静电电荷,当已测试好的IC产品接触到地时,便可能会发生组件充电模式之静电放电现象而把已测试好的IC产品损伤。
当IC产品在出货抽测检验时,经由再一次的功能测试才发现其中有部份产品有异常漏电现象,这不仅无法顺利出货,更造成IC产品生产上的困扰,因为无法确认已测试过的IC产品是否依然百分之百仍是好的IC产品。
随着集成电路的各式各样包装(package)应用,较常出现这种组件充电模式静电放电问题的是PLCC、QFP、或TQFP包装等之类的IC产品。
随着半导体制程技术的进步,晶体管闸级氧化层越来越薄,组件充电模式静电放电所造成的损伤现象将更常发生在IC产品中,因此在集成电路静电放电防护上必须要另外再加入特别的设计来防范组件充电模式静电放电对集成电路的破坏。
随着对组件充电模式静电放电现象的了解,目前研究文献上所提出的解决方法是在输入级电路闸级的旁边就近再加上一个小尺寸的闸级接地(gate-ground)NMOS组件,该小尺寸的闸级接地NMOS组件所连接的地线(VSS)必需是该输入级电路所连接的地线,该小尺寸闸级接地NMOS组件的通道长度(channellength)越短越好,其通道宽度(channelwidth)约10~20微米即可。
图8.1-6
此组件充电模式静电放电防护电路示意图显示于图8.1-6中,其中的Mn2组件即是用来箝制跨在输入级电路闸级上过高的电压。
另一种防护设计显示于图8.1-7中,系利用两个小尺寸的二极管来箝制跨在输入级电路闸级上过高的电压。
图8.1-7
所加入的小尺寸闸级接地NMOS组件或小尺寸的二极管必须要跟着该输入级电路置放于IC内部,才能有效地防范元件充电模式静电放电对集成电路的破坏,但是这可能会引发该IC产品对锁住效应(latchup)免疫力下降的副作用,因此该额外加入的小尺寸闸级接地NMOS组件或小尺寸二极体必须要被一圈接地的P+扩散层(diffusion)所形成的保护圈(guardring)围绕起来;另外一种作法是把该输入级电路做到输入焊垫旁,以就近利用输入焊垫旁的人体放电模式静电放电防护电路内的Mn1组件来保护输入级电路的闸级,但这会稍微增加输入焊垫附近布局的复杂度。
8.2动态浮接闸级之ESD防护技术
在这个子节中,我们将介绍一种静电放电防护技术─『动态浮接闸级之ESD防护技术』。
在一完整的细胞组件库中,输出驱动级(outputbuffer)的推动能力有不同的输出电流规格,常见的输出电流规格是2mA、4mA、8mA、12mA、以及24mA等,其相对应的输出驱动级晶体管之组件尺寸也跟着大小变化。
但在建立一完整的细胞组件库时,每一I/Ocells的布局面积一般都是固定的高度与宽度,以方便整颗IC在自动合成时的自动化作业,因此不同输出电流规格的输出驱动级皆具有相同的布局面积与布局方式。
为了变化成不同的输出电流,输出驱动级晶体管之组件布局一般是画成手指状(fingerstyle),如图8.2-1(a)所示,再利用改变接到前控制级(pre-buffer)的手指数目来调变输出电流的大小。
例如,手指状布局的电晶体组件每一手指的输出电流是设计成2mA,如果一输出驱动级需要8mA的输出电流,只要把4根手指闸极接到前控制级即可,然后把其它不需使用NMOS手指闸极接地以关闭多余的手指状晶体管组件,其等效电路如图8.2-1(b)中所示,其中Mn1是用来当提供输出电流的晶体管组件,Mn2是相对多余的手指状晶体管组件。
利用改变手指闸极的连接方式,即可产生不同输出电流规格的输出驱动级设计,因其具有相同的布局面积与布局方式,很适合应用于标准的细胞组件库中。
图8.2-1(a)
图8.2-1(b)
但为提升I/Ocells的静电放电防护能力,图8.2-1中所示之Mn2晶体管的手指闸极被加上了传统的闸极耦合(gate-coupled)设计,其等效电路如图8.2-2中所示。
图8.2-2
以期望该相对多余的Mn2晶体管能够协助提升整个I/Ocell的静电放电防护能力。
在较小输出电流的输出驱动级内,Mn1(Mp1)具有相对较小的组件尺寸,但Mn2(Mp2)具有相对较大的组件尺寸,在静电放电情形下如果大尺寸的Mn2(Mp2)能够及时导通来排放静电放电电流,则整个输出驱动级的静电放电防护能力能够被有效地提升,因此在6.4.1节的闸极耦合技术被应用来促使大尺寸的Mn2(Mp2)能够被及时导通来排放静电放电电流,其设计如图8.2-2所示。
但其人体放电模式(HBM)之静电放电耐受能力显示于表8.2-1中。
表8.2-1
不同输出电流规格的输出驱动级具有不同的静电放电耐受能力,虽然其中每一输出驱动级布局内Mn1+Mn2(Mp1+Mp2)的组件总尺寸是一样的,但2-mA输出驱动级的人体放电模式静电放电耐受能力却只有1000~1500V而已,但12-mA输出驱动级的人体放电模式静电放电耐受能力却可高于2500V。
其中一4mA的输出驱动级在遭受2000V的人体放电模式静电放电破坏后,经由解剖发现被静电放电损伤的地方仍是在Mn1组件上。
但具有相对较大尺寸的Mn2却毫发未伤,这实验结果跟原本利用闸极耦合技术所预期的防护效果正好相反,闸极耦合技术并未让大尺寸的Mn2及时导通来排放静电放电电流。
再检视图8.2-2的设计,我们发现一个问题,当这个利用闸极耦合技术所设计的输出驱动级在PS-mode的静电放电测试下,出现在OutputPad上的ESD电压虽然会经由闸极与汲极的寄生电容(drain-to-gateoverlapcapacitance)而耦合一些电压到Mn1与Mn2的闸极上,去促使该晶体管导通来排放ESD电流,这原本就是闸极耦合技术的设计重点。
但在输出驱动级的PMOS组件Mp1与Mp2中,其汲极到基体(N-well)有一寄生的二极管(Dp1与Dp2)连接于OutputPad与VDD电源线之间,且由于当电阻用的Mdn1组件之闸极必须要连接到VDD以达成正确的电路功能,当正极性的PS-mode静电放电电压出现在OutputPad上时,该ESD电压会经由寄生的二极管(Dp1与Dp2)向浮接状态的VDD电源线充电,因而导致VDD电源在线也具有高电压,该当电阻用的Mdn1元件在那一瞬间即被导通,因而把经由闸极与汲极之寄生电容所耦合到Mn2闸极上的电压给排放掉,但在Mn1闸极上所耦合到的电压却因前控制级(pre-buffer)仍是关闭的而被保留在Mn1浮接状态的闸极上。
其结果是,利用闸极耦合技术所耦合到的电压仍被保留在Mn1闸极上,但耦合到Mn2闸极上的电压却给排放掉了,这当然造成ESD电流大部份会经由导通的Mn1来排放掉,但由于Mn1只具有较小的组件尺寸,其所能承受的ESD电流当然相对较低,这就是造成表8.2-1所显示的实验结果,当输出驱动级的输出电流规格较小时,其所对应之Mn1组件具有较小的组件尺寸,因此其ESD耐受能力便相对的较低。
这显示出,光用闸极耦合技术是无法有效提升这种小输出电流规格的输出驱动级之ESD耐受能力,必须要再加以修改才能有效提升整体细胞组件库I/Ocells的静电放电防护能力。
由上述之分析可知,小输出电流规格之输出驱动级虽然具有大尺寸的Mn2组件当其静电放电保护组件,而且在布局上具有很对称的指状布局结构,但其ESD耐受能力依然无法提升,其主要原因是在该输出驱动级电路上Mn1(Mp1)组件与Mn2(Mp2)组件的闸级连接方式不同。
当静电放电发生时,Mn1(Mp1)组件的闸级等效是处于浮接状态,但Mn2(Mp2)组件的闸级却等效是经由一电阻接地,因此如果想要提升此输出驱动级电路的ESD耐受能力,必须要让Mn2(Mp2)组件的闸级在静电放电发生时,也能等效是处于浮接状态,因此该大尺寸的Mn2(Mp2)组件便能及时导通来排放ESD电流,由于Mn2(Mp2)具有大的组件尺寸,该Mn2(Mp2)能提供高的ESD耐受能力。
为达到这个目的,『动态浮接闸级之ESD防护技术』便被发展出来。
动态浮接闸级之ESD防护技术在小输出电流规格之输出驱动级的设计如图8.2-4所示。
图8.2-4
相较于图8.2-2使用闸极耦合技术所设计的电路,该动态浮接闸级技术增加了一当电阻作用的MR1(MR2)组件与一当电容作用的MC1(MC2)组件连接到Mdn1(Mdp1)组件的闸级。
当PS-mode静电放电发生在OutputPad上时,大尺寸组件Mn2的闸级与小尺寸组件Mn1的闸级皆因闸极电容耦合作用而耦合到相同的电压,且该原本处于浮接状态的VDD电源线亦经由寄生在PMOS的二极管Dp1与Dp2而被充电到高电位。
在图8.2-4中,Mdn1组件的闸级并不是直接连接到VDD电源线,而是经由一等效的RC电路连接到VDD,因此Mdn1组件的闸级电压在静电放电发生的瞬间仍是保持在相对接地的电位,由于Mdn1组件闸级电压在静电放电发生的瞬间依然等效接地,因此该Mdn1组件便处于关闭的状态。
由于Mdn1组件处于关闭的状态,因此经由闸极电容耦合作用而耦合到Mn2组件闸级上的电压便不会被漏放掉,所以大尺寸的Mn2组件便可及时导通来排放静电放电电流。
利用MR1组件与MC1组件所提供之等效RC电路的加入,该大尺寸Mn2组件的闸极在静电放电发生的瞬间是等效处于浮接(floating)的状态,与小尺寸Mn1组件的闸极相类似,因此可以促使整个输出驱动级的指状布局结构能够均匀地同时导通来排放静电放电的电流,使整个输出驱动级具有很高的ESD耐受能力。
这种利用时间延迟电路设计以达到暂时性闸极浮接状态的静电放电防护技术,因此被称为『动态浮接闸级(Dynamic-Floating-Gate)技术』。
利用此动态浮接闸级技术在,图8.2-4中的MR2组件与MC2组件即是用来促使Mp2组件之闸极暂时处于浮接(floating)状态,以排放ND-mode的静电放电电流。
在NS-mode的静电放电情形下,由于寄生在Mn2(Mn1)组件内的二极管Dn2(Dn1)处于形正向偏压导通状态,因此该输出驱动级原本即具有高的ND-mode静电放电耐受能力。
另外,在PD-mode的静电放电情形下,由于寄生在Mp2(Mp1)组件内的二极管Dp2(Dp1)处于正向偏压导通状态,因此该输出驱动级也具有高的PD-mode静电放电耐受能力。
因此该『动态浮接闸级技术』即是用来提升输出驱动级的PS-mode与ND-mode之静电放电耐受能力。
图8.2-4所示,利用『动态浮接闸级技术』之整个输出驱动级电路在0.35-μm制程下的布局实例显示于图8.2-5中。
图8.2-5
在PS-mode的静电放电情形下,Mn2组件之闸极处于浮接(floating)状态的时间长短,可由MR1组件与MC1组件的RC时间常数(timeconstant)来调整,准确的设计需用HSPICE电路仿真程序来计算。
典型仿真『动态浮接闸级技术』在PS-mode的静电放电情形下之闸级电压波形与汲极电流波形显示于图8.2-6(a)与8.2-6(b)中,当电容耦合之闸级电压高于NMOS的临界电压(thresholdvoltage)时,该Mn2组件即被导通而产生汲极电流如图8.2-6(b)所示,因此利用Mn2组件闸级电压的观测,即可计算出该Mn2组件在『动态浮接闸级技术』设计下的导通时间(turn-ontime,ton)。
该Mn2组件在『动态浮接闸级技术』下的导通时间跟MR1组件与MC1组件的RC时间常数有关,藉由改变MR1组件或MC1组件的尺寸大小,即可利用该『动态浮接闸级技术』来调整Mn2组件的导通时间。
在PS-mode的静电放电情形下,『动态浮接闸级技术』应用在一2-mA输出驱动级之Mn2组件导通时间跟MR1元件与MC1组件尺寸大小的关系显示于图8.2-7中。
图8.2-6(a)
图8.2-6(b)
图8.2-7(a)
在图8.2-7(a)中显示出,当MR1组件具有较长的信道长度(channellength)或是具有较窄的通道宽度(channelwidth)时,该Mn2组件具有较长的导通时间。
在图8.2-7(b)中显示出,当MC1组件具有较大的闸级面积时,该Mn2组件亦具有较长的导通时间。
利用HSPICE电路仿真程序的精确计算,即可设计出MR1元件与MC1组件合适的尺寸大小,一般而言该Mn2组件必需要有足够的导通时间(~20ns)以进入其电性上的骤回崩溃导通区域(snapbackregion)来排放静电放电的大电流。
图8.2-7(b)
相类似地,在ND-mode的静电放电情形下,Mp2组件之闸极处于浮接(floating)状态的时间长短,可由MR2组件与MC2元件的RC时间常数(timeconstant)来调整,准确的设计需用HSPICE电路仿真程序来计算。
其仿真结果显示于图8.2-8(a)与图8.2-8(b)中,当电容耦合之负极性闸级电压低于PMOS的临界电压(thresholdvoltage)时,该Mp2组件即被导通而产生汲极电流如图8.2-8(b)所示,因此利用Mp2组件闸级电压的观测,即可计算出该Mp2组件在『动态浮接闸级技术』设计下的导通时间(turn-ontime,ton)。
在ND-mode的静电放电情形下,『动态浮接闸级技术』应用在一2-mA输出驱动级之Mp2元件导通时间跟MR2组件与MC2组件尺寸大小的关系显示于图8.2-9中。
在图8.2-9(a)中显示出,当MR2组件具有较长的通道长度(channellength)或是具有较窄的通道宽度(channelwidth)时,该Mp2组件具有较长的导通时间。
在图8.2-9(b)中显示出,当MC2组件具有较大的闸级面积时,该Mp2组件亦具有较长的导通时间。
利用HSPICE电路仿真程序的精确计算,即可设计出MR2组件与MC2组件合适的尺寸大小。
该『动态浮接闸级技术』亦可应用于输入级静电放电防护电路中,一典型的应用设计显示于图8.2-10中,『动态浮接闸级技术』被用来促使输入级静电放电防护电路大尺寸元件(Mn2与Mp2)的指状布局结构能够均匀地导通来排放静电放电的电流,而小尺寸的Mn1与Mp1则当做第二级防护电路以箝制输往内部电路的输入电压。
该『动态浮接闸级技术』亦可应用于VDD-to-VSS电源线间之静电放电箝制电路上,这种设计显示于图8.2-11中,『动态浮接闸级技术』被用来
图8.2-8(a)
图8.2-8(b)
图8.2-9(a)
图8.2-9(b)
图8.2-10
图8.2-11
促使静电放电箝制电路大尺寸组件(Mn2与Mp2)的指状布局结构能够均匀地导通来排放静电放电的电流,藉由VDD-to-VSS电源线间之静电放电箝制电路的加入,更可达成如第七章所介绍的全芯片(whole-chip)静电放电防护设计。
此『动态浮接闸级技术』已实际应用在0.35-μmCMOS细胞组件库(CellLibrary)之I/Ocells上,其人体放电模式静电放电耐受能力显示于表8.2-2中,
表8.2-2
不管输出驱动级的输出电流推动能力是2mA、4mA、8mA、12mA、或24mA,其ND-mode与PS-mode的静电放电耐受能力皆大于八千伏特以上,相较于表8.2-1中利用传统闸级耦合技术之实验数据,更显示出此『动态浮接闸级技术』在静电放电防护设计上的具体成效。
对一2-mA输出驱动级,利用传统闸级耦合技术与此『动态浮接闸级技术』的机器放电模式静电放电耐受能力显示于表8.2-3中,在相同的布局面积与布局方式之下,『动态浮接闸级技术』能够促使整个输出驱动级的指状布局结构均匀地同时导通来排放静电放电的电流,因而使整个输出驱动级具有很高的ESD耐受能力。
表8.2-3
另外,利用『动态浮接闸级技术』所设计的0.35-μmCMOS细胞组件库I/Ocells之组件充电模式静电放电耐受能力显示于表8.2-4中,组件充电模式之静电放电在测试上有Socket-mode与Field-inducedmode之分。
该利用『动态浮接闸级技术』所设计的I/Ocells之组件充电模式静电放电耐受能力皆可高于1000V之国际标准。
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