第三章参考答案(5版)Word格式文档下载.docx
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~A0
A19
[2题]已知某64位机主存采用半导体存储器,其地址码为26位,若使用
4M×
8位的DRAM芯片组成该机允许的最大主存空间,并选用模板块结构形式,问:
(1)若每个模板块为16M×
64位,共需要几个模板?
(2)每个内存条共有多少片DRAM?
(3)主存共需多少片DRAM?
CPU如何选择各模块板?
[解]:
(1)226×
64=26×
220×
64=64M×
64=(64×
1024K)×
64
需要的板的块数=(64/16)×
(64/64)=4(块)
(2)每个内存条需要的4M×
8位的芯片数
=(16/4)×
(64/8)=32(片)
(3)每个主存需要4X32=128(片)DRAM
板内地址为A0~A23,每个板需要一个片选,共需4个选择信号,所以用2-4译码器,即A24~A25作为译码地址线输入,产生4个板选信号。
[3题]用16K×
8位的DRAM芯片构成64K×
32位存储器,要求:
(1)画出该存储器的组成逻辑图。
(2)设存储器读/写周期为0.5μs,CPU在1μs内至少要访问内存一次,试问采用哪种刷新方式比较合理?
两次刷新最大时间间隔是多少?
全部刷新一遍所需要的实际刷新时间是多少?
(1)(64K×
32)/(16K×
8)=(64K/16K)×
(32/8)
Y3(11)
Y2(10)
Y1(01)
Y0(00)
16K×
A13
A15
A14
2-4
译码器
=4(组容量扩展)×
4(片堆叠)
(2)CPU要1μ内访问内存一次(频繁)整个存储器的平均读写与单个存储芯片的读写周期差不多,采用分散刷新方式比较合适。
16K采用128×
128阵列,设刷新最大时间间隔为2ms=2000μS则刷新时间间隔为2000/128=15.6μS,所以刷新信号周期可取15μS.
刷新一次所用时间为128*15=1920μS=1.92mS
[4题]有一个1024K×
32位的存储器,由128K×
8位的DRAM芯片组成。
问:
(1)总共需要多少DRAM芯片?
(2)此存储体组成框图。
(3)采用分散刷新方式,如果单元刷新间隔不超过8 mS,则刷新周期
(一行)是多少?
解:
(1)需要(1024K/128K)×
(32/8)=8(组)×
4(片堆叠)=32(片)
(2)存储器组成框图
。
Y2(010)Y1(001)
Y0(000)
128K×
A16
A19A18
A17
3-8
Y7(111)
(3)新周期即单芯片刷新时间间隔
128K=27×
210=217=28×
29=256(行)×
512(列)
刷新周期=8mS/256=8000μS/256=31.25μS
[5题]要求用256K×
16位SRAM芯片设计1024K×
32位的存储器,SRAM芯片有两
个控制端:
当CS=0有效选中该片,当W/R=1执行读操作,W/R=0执行写操作。
2
56K×
16
R/WD31
~
D0
需要(1024K/256K)×
(32/16)=4(组字扩展)×
(2片位扩展)
[6题]用32K×
8的EPROM组成128K×
16位的只读存储器,试问:
(1)数据寄存器多少位?
(2)地址寄存器多少位?
(3)总共需要多少片EPROM芯片?
(4)画出此存储器组成框图。
(1)数据寄存器16位
(2)地址寄存器17位
(3)共需要(128K/32K)×
(16/8)=(4组字扩展)×
(2片位扩展)=8(片)
3
RD
D15
(4)存储器框图
[7题]某计算机中,已知配有一个地址空间为0000H~3FFFH的ROM区域.现在再用
一种RAM芯片(8K×
8)形成40K×
16的RAM区域,起始地址为6000H.假设RAM芯片有片选CS和WE信号控制,CPU的地址总线为A15-A0,数据总线为D15-D0,控制
信号为 R/W(读/写),
MREQ
(访存),要求:
(1)画出地址译码方案.
(2)将ROM与RAM同CPU连接.
解:
ROM------0000~3FFFH 片内地址需要A0~A13 14根地址线.
RAM------(40K/8K)×
(16/8)=5(组字扩展)×
2(片位扩展)
译码
器
G
6000H~ 8000H~ A000H~
7FFFH 9FFFH BFFFH
CS CS CS
C000H~DFFFH
E000H~FFFFH
0000H~
3FFFH
8K×
16位数据总线
R/WD15
A12
A15A14A13
MREQ
片内地址需要A0~A12 13根地址线
Y6(110)
Y5(101)
Y4(100)Y3(011)Y2(010)Y1(001)Y0(000)
8.设存储器容量为64M,字长为64位,模块数m=8,分别用顺序和交叉方式进行组织,存储周期T=100ns,数据总线宽度为64位,总线传送周期为τ=50ns.求:
顺序存储器和交叉存储器的带宽各是多少?
顺序存储器和交叉存储器连续读8个字的信息总量q=64bit×
8=512bit
顺序存储器读出8个字所需时间为
t2=mT=8×
100=800nS=8×
10-7S
顺序存储器的带宽为
w2=q/t2=512/(8×
10-7)=64×
107(bit/s)=640M/s
交叉存储器读出8个字所需时间为
t1=T+(m-1)τ=100ns+7×
50ns=450nS=4.5×
交叉存储器的带宽为
w1=q/t1=512/(4.5×
10-7)=114×
107(bit/s)=1140M/s
[9题]CPU执行一段程序,cache完成存取次数为2420次,主存完成存取次数为80次,已知 cache的存储周期为40ns,主存存储周期为240ns,求cache/主存系统的效率和平
均访问时间.
命中率为
h=Ncache
Nc+Nm
= 2420 =0.968
2420+80
平均访问时间
ta=htc+(1-h)tm=0.968´
40+(1-0.968)´
240
=38.7+7.68=46.38
效率e=tc
ta
= 40 =86.2%
46.38
[10题]已知cache存储周期为40ns,主存存储周期为200ns,cache/主存系统平均访
问时间为50ns,求cache的命中率是多少?
由ta=htc+(1-h)tm得
h=tm-ta
tm-tc
=200-50=150/160=0.9375
200-40
[13题]一个组相联cache由64个行组成,每组4行。
主存储器包含4K个块,每块
128字。
请表示内存地址的格式。
内存地址由块号和块内地址两部分组成块内字=128=27 故块内地址位数w=7位块数=4K=22×
210 故块地址位数s=12位
对于组相联块地址s包含两部分,一部分是低位组地址位数d,另一部分s-d作为标志。
Cache 64行分成 64/4=16组 u=16=24故组地址位数d=4
标志位数tag=s-d=12-4=8位
块地址
块内地址
4
7
标记tag
Cache组地
14、有一个处理机,主存容量1MB,字长1B,块大小16B,cache容量64KB,若
cache采用直接映射,请给出2个不同标记的内存地址,使他们映射到同一个cache
行。
内存地址由块号和块内地址两部分组成块内字=16=24 故块内地址位数w=4位
块数=1M/16=220/24=216 故块地址位数s=16位
对于直接映射块地址s包含两部分,一部分是低位cache的行地址位数r,另一部分s-r作为标记。
Cache64K含有64K/16=4K=22×
210=212行 故行地址位数r=12
标记位数tag=s-r=16-12=4位
内存块地址位数
块内地址位数
12
Cache行地
例如:
1011
101010111101
1010
0011
只要行地址字段相同都映射到cache的同一行,地址红色字段为cache中的行标记,蓝色字段为总行数为4096行的cache中的第ABD=101010111101(16进制)行。
15 假设主存容量16M×
32位,cache容量64K×
32,主存与cache之间以每块
4×
32大小传送数据,请确定直接映射方式的有关参数,并画出主存地址格式。
内存地址由块号和块内地址两部分组成,字长=32位块内字=4=22 故块内地址位数w=2位
主存块数=16M/4=4M=22×
220=222 故主存块地址位数s=22位
对于直接映射块地址s包含两部分,一部分是低位cache的行地址位数r,另一部分s-r作为标志。
Cache64K含有行数64K/4=16K=24×
210=214 故行地址位数r=14
标志位数tag=s-r=22-14=8位
直接映射参数:
块尺寸=4个字,cache行数=14,标记tag=8位
内存块地址
14
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- 第三 参考答案