重EDA技术课程设计报告Word格式文档下载.doc
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定时没到
图1设计框图
用两位数码管预置洗涤时间(分钟数),洗涤过程在送入预置时间后开始运转,洗涤中按倒计时方式对洗涤过程作计时显示,用LED表示电动机的正、反转,如果定时时间到,则停机并发出音响信号。
3、模块设计和相应模块代码
洗衣机控制器电路主要有五大部分组成,包括:
减法计数器、时序控制电路、预置时间和编码电路、数码管显示、译码器组成。
(1)预设时间和编码电路:
本模块将输入的四位时间信号编码成八位二进制数输出到减法计数器电路。
library
ieee;
use
ieee.std_logic_1164.all;
ieee.std_logic_unsigned.all;
entity
settime
is
port
(
load:
in
std_logic;
time_input:
std_logic_vector(3
downto
0);
time_set:
out
std_logic_vector(7
0)
);
end
settime;
architecture
of
signal
p1:
begin
process(load)
if(load'
event
and
load='
1'
)
then
case
time_input
when
"
0000"
=>
p1<
="
00000000"
;
when
0001"
00000001"
0010"
00000010"
when
0011"
00000011"
0100"
00000100"
0101"
00000101"
0110"
00000110"
0111"
00000111"
1000"
00001000"
1001"
00001001"
others=>
case;
if;
process;
time_set<
=p1;
图2
图3预设时间和编码仿真
用K1、K2、K3、K4给time_input输入一个二进制数0111,让load有效,输出time_set为00000111。
(2)减法计数器模块:
由于洗衣机有工作时间,必须要一模块来控制它的工作时间范围,当洗衣机开始工作后,减法计数器即会实现减数功能,直到时间减到零,洗衣机便停止工作。
当出现系统运行结束信号time_over时,蜂鸣器报警洗衣机工作结束。
counter
clk,start:
time_remain:
buffer
time_over:
std_logic
counter;
process(clk)
variable
time_second:
integer
range
0
to
59
:
=59;
if(clk'
clk='
then
if(start='
0'
if(time_remain(7
0)=0)
time_remain<
=time_set;
else
time_remain(7
4)<
=time_remain(3
time_remain(3
0)<
=time_set(3
time_over<
='
if(time_over='
if(time_second=0
if(time_second=0)
if(time_remain(3
0)=0)
then
=time_remain(7
4)-1;
4);
time_remain(3
0)-1;
end
=time_second-1;
图4
图5减法计数器模块源仿真
(3)数码管显示模块:
根据课程设计要求,必须将洗衣机的工作状态及工作时间在数码管和指示灯上显示出来,此模块是用来控制洗衣机的工作状态及工作的频率,并把工作状态及工作时间显示出来。
a,b,c,d,e,f,g分别对应数码管的七段,minute和second分别位选两个数码管,显示十位和个位。
showtime
is
clk:
minute,second:
a,b,c,d,e,f,g:
showtime;
temp:
std_logic_vector(6
bcd:
choose:
process(clk)
)
choose<
=not
choose;
if(choose='
minute<
second<
bcd<
=
process(bcd)
bcd
temp<
1111110"
0110000"
1101101"
1111001"
0110011"
1011011"
1011111"
1110000"
1111111"
1111011"
a<
=temp(6);
b<
=temp(5);
c<
=temp(4);
d<
=temp(3);
e<
=temp
(2);
f<
=temp
(1);
g<
=temp(0);
图6
图7数码管模块仿真
(4)时序电路模块:
接收运行起止信号,安排电机运行状态并编码输出
analyse
clk,start,time_over:
out_1,out_2:
analyse;
process(clk)
state:
wash_time:
integer:
=0;
wait_time:
out_1<
out_2<
if(wash_time=20)
if(wait_time=10)
state;
=wait_time+1;
=wash_time+1;
if
(wash_time=20)
if(state='
图8
图9时序电路模块仿真:
(5)译码器模块:
接收电机运行状态信号,译码后实时控制电机的正传、反转和暂停。
move
REV,RUN,PAUSE:
move;
std_logic_vector(1
choose
(1)<
=out_1;
choose(0)<
=out_2;
process(choose)
choose
00"
REV<
RUN<
PAUSE<
10"
01"
=not(out_1
or
out_2);
图10
图11译码器模块仿真:
4、仿真及仿真结果分析
当预置号时间,启动start,数码管显示预置时间,电机开始以正转=>
暂停=>
反转=>
暂停为周期进行循环,一个周期正好费时一分钟,一个周期结束,数码管显示减一,依次循环,直至数码管显示时间为零,洗衣结束。
图12
。
图13总体仿真
5、实验调试结果
电路设计完成以后,按照预定设计,输入相应数据,三只LED灯按照设定时间规律间断性亮起,数码管也显示输入时间并按减数计时产生相应的数字显示,直到到达预定时间停止工作显示零,实验设计达到预期效果。
三、课程设计体会(四号宋字,粗体)
通过这次课程设计我对FPGA的编程更加熟悉,对定时器和计数器的设计,让我更加明白时序组合门电路设计思路和方法。
而且自已独立思考与设计,使我初步掌握了VHDL的设计方法与一些技巧。
通过这个实验设计,我更加熟练地掌握了一些常见的数字芯片的设计方法,在设计中也参考和查阅了很多资料,从中学到不少课本上没有的东西。
只有把所学的理论知识与实践相结合起来,从理论中得出结论,才能真正地更好去理解知识,从而提高自己的实际动手能力和独立思考的能力。
…
四、参考文献(四号宋字,粗体)
[1]潘松著.EDA技术实用教程(第二版).北京:
科学出版社,2005.
[2]康华光主编.电子技术基础模拟部分.北京:
高教出版社,2006.
五、附录:
程序
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitysettimeisport(
load:
instd_logic;
time_input:
instd_logic_vector(3downto0);
time_set:
outstd_logic_vector(7downto0)
);
endsettime;
architecturesettimeofsettimeis
signalp1:
std_logic_vector(7downto0);
begin
process(load)
begin
if(load'
eventandload='
)
then
casetime_inputis
when"
when"
when"
00
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